JPS6027028A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS6027028A JPS6027028A JP58132926A JP13292683A JPS6027028A JP S6027028 A JPS6027028 A JP S6027028A JP 58132926 A JP58132926 A JP 58132926A JP 13292683 A JP13292683 A JP 13292683A JP S6027028 A JPS6027028 A JP S6027028A
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- JP
- Japan
- Prior art keywords
- address
- microprogram
- memory
- bit
- bit error
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/60—Software deployment
- G06F8/65—Updates
- G06F8/66—Updates of program code stored in read-only memory [ROM]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Security & Cryptography (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は、情報処理装置に於けるマイクロプログラム制
御装置に関する。
御装置に関する。
マイクロプログラムｆｌｊｌＪ御による情報処理装置に
おいて、その信頼性を向上させる為に、従来はハミング
コード等を用いた１ビットエラー検出、訂正機能および
２ビツト工ラー検出機能を採用している。この場合、１
ビ、トエラーを検出するとその時のシンドロームを用い
てエラービットヲ調べ。
おいて、その信頼性を向上させる為に、従来はハミング
コード等を用いた１ビットエラー検出、訂正機能および
２ビツト工ラー検出機能を採用している。この場合、１
ビ、トエラーを検出するとその時のシンドロームを用い
てエラービットヲ調べ。
そのビットを反転させて訂正を行なっている。まだ、訂
正されたデータを再び制御記憶に丑１込む動作まで行な
う場合もある。
正されたデータを再び制御記憶に丑１込む動作まで行な
う場合もある。
しかし、このような１ビツトエラーの訂正を行なうと９
通常の読出しに比べ時間が延び、制御記憶への再書込み
を行なえば時間は更に延びる。加えて、１ビツトエラー
が固定的に発生している様な場合、そのアドレスを読出
す毎に１ビット訂正が行なわれる。このためマイクロプ
ログラム処理ルーチ／のステ、ノ０数が短い、すなわち
単純な演算命令等の様な場合、訂正時間による影響は太
き〔発明の目的〕 本発明は、１ビツト工ラー訂正時間による性能への影響
が出ると考えられる様なソフトウェア命令に対応するマ
イクロプログラム処理ルーチンを複数組制御記憶内に準
備しておき、１ビツトエラーが前記ソフトウェア命令の
マイクロプログラム処理ルーチンで固定的に発生した場
合、複数組の内の他のマイクロプログラム処理ルーチン
を用いる様にすることにより上記欠点を解決し、１ビツ
トエラーによる性能低下を防止することかできるように
したマイクロプログラム制御装置を提供することを目的
とする。
通常の読出しに比べ時間が延び、制御記憶への再書込み
を行なえば時間は更に延びる。加えて、１ビツトエラー
が固定的に発生している様な場合、そのアドレスを読出
す毎に１ビット訂正が行なわれる。このためマイクロプ
ログラム処理ルーチ／のステ、ノ０数が短い、すなわち
単純な演算命令等の様な場合、訂正時間による影響は太
き〔発明の目的〕 本発明は、１ビツト工ラー訂正時間による性能への影響
が出ると考えられる様なソフトウェア命令に対応するマ
イクロプログラム処理ルーチンを複数組制御記憶内に準
備しておき、１ビツトエラーが前記ソフトウェア命令の
マイクロプログラム処理ルーチンで固定的に発生した場
合、複数組の内の他のマイクロプログラム処理ルーチン
を用いる様にすることにより上記欠点を解決し、１ビツ
トエラーによる性能低下を防止することかできるように
したマイクロプログラム制御装置を提供することを目的
とする。
本発明によれば、１ビ、トエラー検出および訂正機能を
有しかっ該１ビツトエラーが訂正後も固定的に発生して
いるか否かを判定する機能を有する１ビツト工ラー訂正
制御回路と、各ソフトウェア命令に対応するマイクロプ
ログラム処理ルーチンの先頭アドレスを格納するメモリ
デコーダを持つマイクロプログラム制御装置において、
あらかじめ一部または全部のソフトウェア命令に対応す
るマイクロプログラム処理ルーチンを複数組格納した制
御記憶と、前記メモリデコーダの各アドレスに対応して
該アドレスに格納されている先頭アドレスで示されるマ
イクログロダラム処理ルーチ／が複数組存在しているか
否かを示す判断ビットを有する有効ビットメモリと、Ｊ
ビットエラーが固定的に発生していると判断された場合
に該１ピツト工ラー発生アドレスを含むマイクロ７０ロ
グラム処理ルーチンの先頭アドレスを前記メモリデコー
ダから読出し、さらに前記有効ビットメモリから同アド
レスの判１所ビットを読出した結果該ビ。
有しかっ該１ビツトエラーが訂正後も固定的に発生して
いるか否かを判定する機能を有する１ビツト工ラー訂正
制御回路と、各ソフトウェア命令に対応するマイクロプ
ログラム処理ルーチンの先頭アドレスを格納するメモリ
デコーダを持つマイクロプログラム制御装置において、
あらかじめ一部または全部のソフトウェア命令に対応す
るマイクロプログラム処理ルーチンを複数組格納した制
御記憶と、前記メモリデコーダの各アドレスに対応して
該アドレスに格納されている先頭アドレスで示されるマ
イクログロダラム処理ルーチ／が複数組存在しているか
否かを示す判断ビットを有する有効ビットメモリと、Ｊ
ビットエラーが固定的に発生していると判断された場合
に該１ピツト工ラー発生アドレスを含むマイクロ７０ロ
グラム処理ルーチンの先頭アドレスを前記メモリデコー
ダから読出し、さらに前記有効ビットメモリから同アド
レスの判１所ビットを読出した結果該ビ。
ｌ・が複数組のマイクロプログラム、処理ルーチンの存
在を示している場合、該先頭アドレスを前記複数組の他
のマイクロプログラム処理ルーチンの先頭アドレスを示
す様に変更し、丙びｉ’＋ｉｌ記ノモリアノモリデコー
ダ制御を行なう制呻回路とを有することを特徴とするマ
イクロプログラム制御装置が得られる。
在を示している場合、該先頭アドレスを前記複数組の他
のマイクロプログラム処理ルーチンの先頭アドレスを示
す様に変更し、丙びｉ’＋ｉｌ記ノモリアノモリデコー
ダ制御を行なう制呻回路とを有することを特徴とするマ
イクロプログラム制御装置が得られる。
次に１本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例の、ｉ４１．￥成をブＬＪ７
り図で示す。
り図で示す。
１はソフトウェア命令の命令コードを保持する命令コー
ドレジスタ、２はとのレジスタ１に保持されている命令
コードをアドレスとして入力し。
ドレジスタ、２はとのレジスタ１に保持されている命令
コードをアドレスとして入力し。
ンフトウェア命令に対応するマイクロプログラム処理ル
ーチンの先頭アドレスを出力するメモリデコーダ１３は
前記ソフトウェア命令の処理に際し。
ーチンの先頭アドレスを出力するメモリデコーダ１３は
前記ソフトウェア命令の処理に際し。
メモリデコーダ２から出力されたマイクロ７０ログラム
処理ルーチンの先頭アドレスを入力し、以降マイクロプ
ログラム処理の動作に伴ってカウントあるいはマイクロ
プログラム内のアドレスデータの設定等の動作を行なう
アドレスレジスタである。
処理ルーチンの先頭アドレスを入力し、以降マイクロプ
ログラム処理の動作に伴ってカウントあるいはマイクロ
プログラム内のアドレスデータの設定等の動作を行なう
アドレスレジスタである。
４は前記マイクロ７０ログラム処理ルーチンを蓄える制
御記憶２５はアドレスレジスタ３によるアク十スで制御
記憶４から読出されたマイクロプログラムデータを保持
するマイクロプログラムレジスタ、６はこのレジスタ５
のデータを入力してこのデータに１ビツトエラーが存在
するか否か調べ。
御記憶２５はアドレスレジスタ３によるアク十スで制御
記憶４から読出されたマイクロプログラムデータを保持
するマイクロプログラムレジスタ、６はこのレジスタ５
のデータを入力してこのデータに１ビツトエラーが存在
するか否か調べ。
存在する場合にはそのエラービットを訂正して出力し、
再びマイクロプログラムレジスタ５と必要に応じて制御
記憶４に書戻す制御を行なうと共に。
再びマイクロプログラムレジスタ５と必要に応じて制御
記憶４に書戻す制御を行なうと共に。
前記１ビツトエラーが発生したアドレスをアドレスレジ
スタ３から取り込み、このアドレスで固定的に１ビツト
エラーが発生しているのかどうかを調べてその結果を出
力する■ビットエラー訂正制餌１回路である。
スタ３から取り込み、このアドレスで固定的に１ビツト
エラーが発生しているのかどうかを調べてその結果を出
力する■ビットエラー訂正制餌１回路である。
また、７はマイクロプログラムレジスタ５から出力され
るマイクロプログラムデータの指示に従ってデータ処理
動作を行なう情報処理部、８は命令コードレノスフ１に
よりアドレスされ、その命令コードに対応するマイクロ
プログラム処理ルーチンが制御記憶４内に複数組存在す
るか否かを示す有効ビットメモリ、９はマイクロプログ
ラム処理ルーチンの先頭アドレスを保持するバッファレ
ジスタ２１０はバッファレジスタ９のアドレスを入力し
て複数組の内の他のマイクロプログラム処理ルーチンの
先頭アドレスを示す様に変換を行ない出力するアドレス
変換回路である。
るマイクロプログラムデータの指示に従ってデータ処理
動作を行なう情報処理部、８は命令コードレノスフ１に
よりアドレスされ、その命令コードに対応するマイクロ
プログラム処理ルーチンが制御記憶４内に複数組存在す
るか否かを示す有効ビットメモリ、９はマイクロプログ
ラム処理ルーチンの先頭アドレスを保持するバッファレ
ジスタ２１０はバッファレジスタ９のアドレスを入力し
て複数組の内の他のマイクロプログラム処理ルーチンの
先頭アドレスを示す様に変換を行ない出力するアドレス
変換回路である。
更に、１１は１ビ、トエラー訂正制御回路６から固定的
に１ビ、トエラーが発生している事を通知されると有効
ビットメモリ８の読出しデータを調べ、その結果エン−
発生アドレスを含むマイクロプログラム処理ルーチンが
複数組制御記憶４内に存在することを知ると、バッファ
レジスタ９内の前記マイクロプログラム処理ルーチンの
先頭アドレスをアドレス変換回路１０へ入力し、複数組
の内の他のマイクロプログラム処理ルーチンの先頭アド
レスを示す様に変換して出力し、再び一メモリデコーダ
２の該当アドレスに書込む制御を行なう制御回路である
。
に１ビ、トエラーが発生している事を通知されると有効
ビットメモリ８の読出しデータを調べ、その結果エン−
発生アドレスを含むマイクロプログラム処理ルーチンが
複数組制御記憶４内に存在することを知ると、バッファ
レジスタ９内の前記マイクロプログラム処理ルーチンの
先頭アドレスをアドレス変換回路１０へ入力し、複数組
の内の他のマイクロプログラム処理ルーチンの先頭アド
レスを示す様に変換して出力し、再び一メモリデコーダ
２の該当アドレスに書込む制御を行なう制御回路である
。
本実施例において、制御記憶４は第２図の如くＡ部（ｌ
ｋｗ）、Ｂ部（Ｉｋｗ）、Ｃ部（２ｋｗ）の３つの部分
に分かれ、全体で４ ｋｗの記憶容量を持っている。こ
れらの内、Ａ、Ｂ部（はステ、グ数の少ない基本命令の
マイクロプログラム処理ルーチンを含んでおり、Ａ部の
アドレスと、同アドレスに１にステ、）を加算したＢ部
のアドレスとは同一動作を行なうマイクロ７０ログラム
データが格納されている。Ｃ部はＡ、Ｂ部に比ベステッ
プ数が多い命令のマイクロプログラム処理ルーチンを含
んでいる。
ｋｗ）、Ｂ部（Ｉｋｗ）、Ｃ部（２ｋｗ）の３つの部分
に分かれ、全体で４ ｋｗの記憶容量を持っている。こ
れらの内、Ａ、Ｂ部（はステ、グ数の少ない基本命令の
マイクロプログラム処理ルーチンを含んでおり、Ａ部の
アドレスと、同アドレスに１にステ、）を加算したＢ部
のアドレスとは同一動作を行なうマイクロ７０ログラム
データが格納されている。Ｃ部はＡ、Ｂ部に比ベステッ
プ数が多い命令のマイクロプログラム処理ルーチンを含
んでいる。
アドレス変換回路１０は、 ４ ｋｗをアドレスできる
１２ビツトのアドレスデータの内、下１０ビットヲ入力
し’ ０１ ”を上位に付加して再び１２ビツトのアド
レスにして出力する。
１２ビツトのアドレスデータの内、下１０ビットヲ入力
し’ ０１ ”を上位に付加して再び１２ビツトのアド
レスにして出力する。
次に、実施例の動作について詳細に説明する。
本発明の詳細な説明に当シ２本実姉例での１ビ７トエラ
ーの検出訂正制御について述べる。１ビツト工ラー訂正
制御回路６は、あるアドレスで１ビツトエラーを検出す
るとマイクロノ０ログラム動作を抑止し、エラー発生ビ
ットを訂正しパス５６を介して再びマイクロプログラム
レジスタ５へ格納すると共に、マイクロプログラム動作
を開始する。また上記１ビ、トエラー発生が上記アドレ
スで最初のものか否かを調べ、２度口であると制御記憶
４の１ビ、ｌ・エラーと判定して、訂正したデーターを
制御記憶４へも省込む。さらに上記１ビットエラーが３
度目以上であると＋ ’ ：ｌｊ！Ｉ御記憶４内の上記
アドレスは１ピツト固定的に故障していると判定する。
ーの検出訂正制御について述べる。１ビツト工ラー訂正
制御回路６は、あるアドレスで１ビツトエラーを検出す
るとマイクロノ０ログラム動作を抑止し、エラー発生ビ
ットを訂正しパス５６を介して再びマイクロプログラム
レジスタ５へ格納すると共に、マイクロプログラム動作
を開始する。また上記１ビ、トエラー発生が上記アドレ
スで最初のものか否かを調べ、２度口であると制御記憶
４の１ビ、ｌ・エラーと判定して、訂正したデーターを
制御記憶４へも省込む。さらに上記１ビットエラーが３
度目以上であると＋ ’ ：ｌｊ！Ｉ御記憶４内の上記
アドレスは１ピツト固定的に故障していると判定する。
次に、上記の如く１ビット固定故障と判定された場合の
動作を主に本発明の詳細な説明する。命令コードレノス
フ１にはソフトウェア命令コードが格納されてお９．・
ぐス５１を介してメモリデコーダ２および有効ビットメ
モリ８をアクセスしている。メモリデコーダ２からは、
命令コードレノスフ１の命令コードに対応するマイクロ
プログラム処理ルーチンを示す制御記憶４上の先頭ア゛
ドレスが出力され、パス５２を介してバッファレジスタ
９．およびアドレスレジスタ３に入力する。また有効ビ
ットメモリ８からは・ぐス５９を介してデータが読出さ
れ：ｆｆ１Ｊ御回路ＩＩに出力される。アドレスレジス
タ３に格納された先頭アドレスによりマイクロプログラ
ム処理ルーチンのマイクロプログラムが順次実行される
。
動作を主に本発明の詳細な説明する。命令コードレノス
フ１にはソフトウェア命令コードが格納されてお９．・
ぐス５１を介してメモリデコーダ２および有効ビットメ
モリ８をアクセスしている。メモリデコーダ２からは、
命令コードレノスフ１の命令コードに対応するマイクロ
プログラム処理ルーチンを示す制御記憶４上の先頭ア゛
ドレスが出力され、パス５２を介してバッファレジスタ
９．およびアドレスレジスタ３に入力する。また有効ビ
ットメモリ８からは・ぐス５９を介してデータが読出さ
れ：ｆｆ１Ｊ御回路ＩＩに出力される。アドレスレジス
タ３に格納された先頭アドレスによりマイクロプログラ
ム処理ルーチンのマイクロプログラムが順次実行される
。
この処理中、あるアドレスで１ビツトエラーが発生し、
１ビ、トエラー訂正制呻回路６で前述の俤な制御によシ
固定故障と判定されると、その通知が・ぐス６０を介し
て制御回路１１に送られる。
１ビ、トエラー訂正制呻回路６で前述の俤な制御によシ
固定故障と判定されると、その通知が・ぐス６０を介し
て制御回路１１に送られる。
マイクロプログラムの処理は１ビツトエラー訂正後再開
されるが、制御回路１１では次の制御が行なわれる。
されるが、制御回路１１では次の制御が行なわれる。
パス５９からの有効ビットデータが、制御記１意４内に
マイクロプログラム処理ルーチンが複数組存在すること
を示していると、アドレス変換回路１０に対しパス６１
を介してアドレス変換を指示し、前述の如く変換された
アドレスをパス５８を介してメモリデコーダ２に送シ、
ａ令コードレノスタ１によシ示されたアドレスに岩込む
。また・やス６２を介して有効ビットメモリ８の命令コ
ードレソスタ１により示されたアドレスに対し、すでに
アドレス変換が行なわれて予備のマイクロッ０ログラム
処理ルーチンが無いことを示す杵に書替えを行う。
マイクロプログラム処理ルーチンが複数組存在すること
を示していると、アドレス変換回路１０に対しパス６１
を介してアドレス変換を指示し、前述の如く変換された
アドレスをパス５８を介してメモリデコーダ２に送シ、
ａ令コードレノスタ１によシ示されたアドレスに岩込む
。また・やス６２を介して有効ビットメモリ８の命令コ
ードレソスタ１により示されたアドレスに対し、すでに
アドレス変換が行なわれて予備のマイクロッ０ログラム
処理ルーチンが無いことを示す杵に書替えを行う。
本発明は以上説明したように、マイクロプログラム処理
ルーチンを複数組制御記′１λユ内に準備しておき、Ｉ
ビットエラーが前記マイク１１ノ０ログラム処理ルーチ
ンの１つで固定的に発生しても、複数組の内の他のマイ
クロノログラム処理ルーチンを用いる様にすることによ
り、１ビ、トエラー訂正による性能低下を防止できると
いう効果がある。
ルーチンを複数組制御記′１λユ内に準備しておき、Ｉ
ビットエラーが前記マイク１１ノ０ログラム処理ルーチ
ンの１つで固定的に発生しても、複数組の内の他のマイ
クロノログラム処理ルーチンを用いる様にすることによ
り、１ビ、トエラー訂正による性能低下を防止できると
いう効果がある。
第１図は本発明の実施例を示すプロ、り図、第２図は第
１図に示した制御記憶の割イ」けを説明するだめの図で
ある。 １・・・命令コードレノスタ、２ ・メモリデコーダ。 ３・・・アドレスレノスタ、４・・制御記憶、５ ・マ
イクロ７０ログラムレノスタ、６・・１ビツトエラー訂
正制御回路、７・・・ｔｉ’ｆ報処理部２８・・・有効
ビットメモリ、９・・バ、フ〜ｆレノスタ、］ｏ由アド
レス変換回路、１１・・・制御回路。 １１７１斤： で］ ６ ／り
１図に示した制御記憶の割イ」けを説明するだめの図で
ある。 １・・・命令コードレノスタ、２ ・メモリデコーダ。 ３・・・アドレスレノスタ、４・・制御記憶、５ ・マ
イクロ７０ログラムレノスタ、６・・１ビツトエラー訂
正制御回路、７・・・ｔｉ’ｆ報処理部２８・・・有効
ビットメモリ、９・・バ、フ〜ｆレノスタ、］ｏ由アド
レス変換回路、１１・・・制御回路。 １１７１斤： で］ ６ ／り
Claims (1)
- 【特許請求の範囲】 １１ビツトエラー検出および訂正機能を有し。 かつ該１ビツトエラーが訂正後も固定的に発生している
か否かを判定する機能を有する１ビツトエラー訂正制御
回路と、各ソフトウェア命令に対応するマイクロプログ
ラム処理ルーチンの先頭アドレスを格納するメモリデコ
ーダを持つマイクロプログラム制御装置において、あら
かじめ一部または全部のソフトウェア命令に対応するマ
イクロプログラム処理ルーチンを複数組格納した制御記
憶と、前記メモリデコーダの各アドレスに対応して該ア
ドレスに格納されている先頭アドレスで示されるマイク
ロプログラム処理ルーチンが複数組存在しているか否か
を示す判断ビットを有する有効ビットメモリと、１ビツ
トエラーが固定的に発生していると判断された際該１ビ
ツトエラー発生アドレスヲ含むマイクロプログラム処理
ルーチンの先頭アドレスを該メモリデコーダから読出し
さらに前記有効ビットメモリから同アドレスの判断ビッ
トを読出し該判断ビットが複数組のマイクロ７０ログラ
ム命令処理ルーチンの存在を示している場合、該先頭ア
ドレスを前記複数組の他のマイタロプログラム処理ルー
チンの先頭アドレスを示す様に変更し再び前記メモリデ
コーダに書込む制御を行う制御回路とを有することを特
徴とするマイクログログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132926A JPS6027028A (ja) | 1983-07-22 | 1983-07-22 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58132926A JPS6027028A (ja) | 1983-07-22 | 1983-07-22 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027028A true JPS6027028A (ja) | 1985-02-12 |
Family
ID=15092730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58132926A Pending JPS6027028A (ja) | 1983-07-22 | 1983-07-22 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027028A (ja) |
-
1983
- 1983-07-22 JP JP58132926A patent/JPS6027028A/ja active Pending
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