JPS63101947A - エラ−処理方式 - Google Patents
エラ−処理方式Info
- Publication number
- JPS63101947A JPS63101947A JP61248008A JP24800886A JPS63101947A JP S63101947 A JPS63101947 A JP S63101947A JP 61248008 A JP61248008 A JP 61248008A JP 24800886 A JP24800886 A JP 24800886A JP S63101947 A JPS63101947 A JP S63101947A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- memory
- page
- unupdated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title claims abstract description 37
- 238000001514 detection method Methods 0.000 claims description 4
- 238000003672 processing method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
パリティチェック等でデータの誤り （エラー）が検出
されたとき、そのデータがメモリにロードされた後更新
されたか否かを判別し、未更新データのときそのデータ
を再ロード（リロード）して誤り訂正を行う方式である
。
されたとき、そのデータがメモリにロードされた後更新
されたか否かを判別し、未更新データのときそのデータ
を再ロード（リロード）して誤り訂正を行う方式である
。
本発明は、データエラーが検出されたデータを回復せし
めるエラー処理方式に関する。
めるエラー処理方式に関する。
データの誤り検出方法としてのパリティチェックは小規
模な装置でよく使用されている。
模な装置でよく使用されている。
これは、例えばデータに１ビツトのパリティビットを付
加してメモリにロードし、データの読出し時にパリティ
チェックでデータエラーを検出する簡易な方式であるが
、誤り訂正能力を持たないため、エラー検出後は、通常
エラー通知の後そのデータ処理を停止する。
加してメモリにロードし、データの読出し時にパリティ
チェックでデータエラーを検出する簡易な方式であるが
、誤り訂正能力を持たないため、エラー検出後は、通常
エラー通知の後そのデータ処理を停止する。
データエラーはノイズとかアルファ線等の影響で一時的
に発生する場合もあり、これによるデータエラーの回復
方法が求められている。
に発生する場合もあり、これによるデータエラーの回復
方法が求められている。
第３図はパリティチェックによる従来のバスエラー処理
機構説明図で、データ処理装置の要部を示したものであ
る。図中、 １はプロセッサであり、データメモリ２にロードされた
プログラム等のデータに基づきデータ処理を実行するも
の、 ２はデータメモリで、パリティメモリ３とともに主メモ
リを構成し、外部ファイル７よりデータがロードされる
もの、 ３はパリティメモリで、データメモリ２にロードされた
データのパリティビットが格納され、データとともにそ
のパリティデータが読出されるもの、 ４はパリティ発生部で、データ線１００に出力されたデ
ータに基づきパリティデータを生成するもの、 ５は比較部であって、パリティ発生部４とパリティメモ
リ３とのパリティデータを比較し、不一致のときバスエ
ラー通知信号５０をプロセッサ１に出力するもの、 ６はエラー処理部、 である。
機構説明図で、データ処理装置の要部を示したものであ
る。図中、 １はプロセッサであり、データメモリ２にロードされた
プログラム等のデータに基づきデータ処理を実行するも
の、 ２はデータメモリで、パリティメモリ３とともに主メモ
リを構成し、外部ファイル７よりデータがロードされる
もの、 ３はパリティメモリで、データメモリ２にロードされた
データのパリティビットが格納され、データとともにそ
のパリティデータが読出されるもの、 ４はパリティ発生部で、データ線１００に出力されたデ
ータに基づきパリティデータを生成するもの、 ５は比較部であって、パリティ発生部４とパリティメモ
リ３とのパリティデータを比較し、不一致のときバスエ
ラー通知信号５０をプロセッサ１に出力するもの、 ６はエラー処理部、 である。
以上構成のデータ処理装置において、外部ファイル７よ
りデータメモリ２にプログラム等データがロードされ、
プロセッサ１に読出されてデータ処理が実行される。
りデータメモリ２にプログラム等データがロードされ、
プロセッサ１に読出されてデータ処理が実行される。
パリティデータは、上記ロード時にデータがデータ線１
００に出力された際、パリティ発生部４により生成され
、そのデータと同一アドレスのパリティメモリ３に格納
される。
００に出力された際、パリティ発生部４により生成され
、そのデータと同一アドレスのパリティメモリ３に格納
される。
データメモリ２にロードされた上記データがプロセッサ
１から読出されたとき、パリティ発生部４は再びパリテ
ィデータを生成し、パリティメモリ３から読出されたパ
リティデータ（ＯＤＤ ／ＥＶＥＮ）と比較部５で比較
され、不一致のとき、バスエラーとしてプロセッサ１に
バスエラー通知信号が出力される。
１から読出されたとき、パリティ発生部４は再びパリテ
ィデータを生成し、パリティメモリ３から読出されたパ
リティデータ（ＯＤＤ ／ＥＶＥＮ）と比較部５で比較
され、不一致のとき、バスエラーとしてプロセッサ１に
バスエラー通知信号が出力される。
これにより、エラー処理部６が起動され、エラー表示等
を行った後データ処理を停止する。
を行った後データ処理を停止する。
データメモリ２より読出されたデータのパリティチェッ
クによるエラー検出は、ハードエラーまたはソフトエラ
ーによるもの（バスエラー）であるが、前述したように
、ノイズ等で一時的に発生したソフトエラーの場合にデ
ータ処理が中断すると装置の稼働率が低下するという問
題点がある。
クによるエラー検出は、ハードエラーまたはソフトエラ
ーによるもの（バスエラー）であるが、前述したように
、ノイズ等で一時的に発生したソフトエラーの場合にデ
ータ処理が中断すると装置の稼働率が低下するという問
題点がある。
本発明は、上記問題点に鑑み、パリティエラーを検出し
たデータをリロードして処理を回復せしめるエラー処理
方式を提供することを目的とする。
たデータをリロードして処理を回復せしめるエラー処理
方式を提供することを目的とする。
上記目的のため、本発明のエラー処理方式は、第１図本
発明の原理説明図に示すように、誤りが検出されたデー
タがメモリ上で更新されていない未更新データか否かを
判別する判別部（１６）と、 該データを未更新データと判別したとき、該データを該
メモリに再ロードするリロード処理部（１７）と、 を設けたものである。
発明の原理説明図に示すように、誤りが検出されたデー
タがメモリ上で更新されていない未更新データか否かを
判別する判別部（１６）と、 該データを未更新データと判別したとき、該データを該
メモリに再ロードするリロード処理部（１７）と、 を設けたものである。
パリティエラーが発生し、バスエラー通知信号５０が出
力されたとき、まず現状態をスタック等に退避した後、
エラー発生データが未更新データか否かを判別する。
力されたとき、まず現状態をスタック等に退避した後、
エラー発生データが未更新データか否かを判別する。
例えば、仮想記憶方式であれば、そのデータが更新され
たか否かはページ・イン／アウトを管理するページ枠テ
ーブルの更新ビットに記録されており、これを参照して
そのページが未更新の場合は、そのページをリロードす
る。
たか否かはページ・イン／アウトを管理するページ枠テ
ーブルの更新ビットに記録されており、これを参照して
そのページが未更新の場合は、そのページをリロードす
る。
また、プログラムは未更新データであるから、プログラ
ムとその他のデータとのメモリ領域が指定されている装
置では、そのアドレスよりプログラム領域か否かを判定
し、プログラム領域のときはリロードする。
ムとその他のデータとのメモリ領域が指定されている装
置では、そのアドレスよりプログラム領域か否かを判定
し、プログラム領域のときはリロードする。
リロードされたデータはリロード処理後に再び参照され
、データ処理を継続する。
、データ処理を継続する。
なお、リロード不可の場合は従来通りのエラー処理を行
う。
う。
また、エラー発生アドレスを記録しておき、所定回数以
上そのアドレスで発生していればハードエラーとして処
理する。
上そのアドレスで発生していればハードエラーとして処
理する。
以上によりデータエラーの中、ソフトエラーはリロード
により誤り訂正が行われ、可用性を改善することができ
る。
により誤り訂正が行われ、可用性を改善することができ
る。
本発明の実施例を第２図を参照しつつ説明する。
（第１の実施例）
第１の実施例は仮想記憶方式における実施例を示したも
ので、第２図（ａ）に第１の実施例のブロック図を示す
。図中、 １３はバスエラー通知信号５０を割込み信号として起動
される本実施例のエラー処理手段であって、以下に示す
各部より構成される。即ち、１４はエラー発生領域検出
部であり、エラーが検出されたデータのアドレスをスタ
ックより読出し、ページ枠を検索するもの、 １６は判定部であって、記録部１５を参照してエラー発
生ページ枠が所定回数以上か否かを識別し、所定回数以
上であれば、エラー処理部６にハードエラーとしてエラ
ー処理を依頼し、所定回数以下の場合はＯＳ９が管理す
るページ枠テーブル１２を参照し、該当ページ枠の更新
ビットを参照してそのページが未更新か否かを判定する
もの、１７はリロード処理部であり、ページテーブル１
１および外部ページテーブル１０を参照して外部ファイ
ル７よりそのページをデータメモリ２にリロードするも
の、 ６は、前述した従来のエラー処理部で、エラー通知の後
処理を停止する等のエラー処理を行うもの、 である。
ので、第２図（ａ）に第１の実施例のブロック図を示す
。図中、 １３はバスエラー通知信号５０を割込み信号として起動
される本実施例のエラー処理手段であって、以下に示す
各部より構成される。即ち、１４はエラー発生領域検出
部であり、エラーが検出されたデータのアドレスをスタ
ックより読出し、ページ枠を検索するもの、 １６は判定部であって、記録部１５を参照してエラー発
生ページ枠が所定回数以上か否かを識別し、所定回数以
上であれば、エラー処理部６にハードエラーとしてエラ
ー処理を依頼し、所定回数以下の場合はＯＳ９が管理す
るページ枠テーブル１２を参照し、該当ページ枠の更新
ビットを参照してそのページが未更新か否かを判定する
もの、１７はリロード処理部であり、ページテーブル１
１および外部ページテーブル１０を参照して外部ファイ
ル７よりそのページをデータメモリ２にリロードするも
の、 ６は、前述した従来のエラー処理部で、エラー通知の後
処理を停止する等のエラー処理を行うもの、 である。
以下第２図（′ｂ）に従い動作を説明する。
■ プロセッサ１はバスエラー通知信号５０を受けたと
き、内部レジスタ等現状態を退避し、エラー処理手段１
３に制御を移す。（割込み処理）■ 割込み処理が実行
され、割込み原因が検索されてバスエラーを認識する。
き、内部レジスタ等現状態を退避し、エラー処理手段１
３に制御を移す。（割込み処理）■ 割込み処理が実行
され、割込み原因が検索されてバスエラーを認識する。
■ 退避したデータよりエラー発生アドレスを読出し、
記録部１５を参照して発生回数をチェックし、所定回数
に以上であればハードエラーとして処理する。
記録部１５を参照して発生回数をチェックし、所定回数
に以上であればハードエラーとして処理する。
■ 所定回数以下の場合は、未更新か否かをページ枠テ
ーブル１２の更新ビット１２ａを参照し、更新ページ〔
更新ビット“１”〕の場合は、ソフトエラーとしてエラ
ー処理部６で処理する。
ーブル１２の更新ビット１２ａを参照し、更新ページ〔
更新ビット“１”〕の場合は、ソフトエラーとしてエラ
ー処理部６で処理する。
■ 未更新ページ〔更新ビット“Ｏ”〕の場合は、ペー
ジテーブル１１およＶ外部ページテーブル１０を参照し
て外部ファイル７より該当ページをデータメモリ２の該
当ページ枠にロードする。
ジテーブル１１およＶ外部ページテーブル１０を参照し
て外部ファイル７より該当ページをデータメモリ２の該
当ページ枠にロードする。
■ エラー発生回数をページ枠単位に記録部１５に記録
し、プロセッサ１に制御を返す（リターン）。
し、プロセッサ１に制御を返す（リターン）。
これにより、エラー発生時の状態に復帰してデータ処理
が再開される。
が再開される。
（第２の実施例）第２図（Ｃ）、 （ｄ）参照本実施例
は、エラー発生データがプログラム領域のときリロード
するものである。
は、エラー発生データがプログラム領域のときリロード
するものである。
この場合も第１の実施例と同様の動作が行われるが、プ
ログラム領域２ａかデータ領域２ｂかの判別は第２図（
ｄ）のごと（行われる。即ち、スタックよりエラー発生
アドレスを読出し、そのアドレスとプログラム領域２ａ
の上限アドレスと下限アドレスとそれぞれ比較し、その
結果プログラム領域２ａか否かを判別する。
ログラム領域２ａかデータ領域２ｂかの判別は第２図（
ｄ）のごと（行われる。即ち、スタックよりエラー発生
アドレスを読出し、そのアドレスとプログラム領域２ａ
の上限アドレスと下限アドレスとそれぞれ比較し、その
結果プログラム領域２ａか否かを判別する。
プログラム領域２ａであれば、外部ファイル７よりリロ
ードし、データ領域２ｂであれば、従来のエラー処理を
行う。
ードし、データ領域２ｂであれば、従来のエラー処理を
行う。
なお、上記エラー処理手段１３は通常ＯＳ部９に含まれ
るものである。
るものである。
以上説明したように、本発明は、エラー発生デ−夕が未
更新データの場合、リロードしてソフトエラーによるデ
ータエラーの誤り訂正を行うエラー処理方式を提供する
ものであるから、可用性に寄与すること極めて多大であ
る。
更新データの場合、リロードしてソフトエラーによるデ
ータエラーの誤り訂正を行うエラー処理方式を提供する
ものであるから、可用性に寄与すること極めて多大であ
る。
第１図は本発明の原理説明図、
第２図（ａ）は第１の実施例ブロック図、第２図（′ｂ
）は第１の実施例の動作フローチャート図、 第２図（Ｃ）は第２の実施例の動作フローチャート図、 第２図（ｄ）は第２の実施例のエラー発生領域検出動作
フローチャート図、 第３図は従来のバスエラー処理機構説明図、である。図
中、 １はＣＰＵ、 ２はデータメモリ、２ａはプ
ログラム領域、２ｂはデータ領域、３はパリティメモリ
、 ４はパリティ発生部、５は比較部、 ６
はエラー処理部、７は外部ファイル、 ９はオペレーティングシステムＯ３部、１０は外部ペー
ジテーブル、 １１はページテーブル、 １２はページ枠テーブル、 １２ａは更新ビット、 １３はエラー処理手段、 １４はエラー発生領域検出部、 １５は記録部、 １６は判定部、 １７はリロード処理部、 ５０はバスエラー通知信号、 １００はデータ線、 １０１はアドレス線、 である。 ノ°マスエラー通知信号 本発明の原理説明図 第１回 従来のバスエラー処理機構説明図 第３図 第１の実施例ブロック図 第２図（ａｌ 第２図（ｂ） 第２図（Ｃ
）第２図（ｄ）
）は第１の実施例の動作フローチャート図、 第２図（Ｃ）は第２の実施例の動作フローチャート図、 第２図（ｄ）は第２の実施例のエラー発生領域検出動作
フローチャート図、 第３図は従来のバスエラー処理機構説明図、である。図
中、 １はＣＰＵ、 ２はデータメモリ、２ａはプ
ログラム領域、２ｂはデータ領域、３はパリティメモリ
、 ４はパリティ発生部、５は比較部、 ６
はエラー処理部、７は外部ファイル、 ９はオペレーティングシステムＯ３部、１０は外部ペー
ジテーブル、 １１はページテーブル、 １２はページ枠テーブル、 １２ａは更新ビット、 １３はエラー処理手段、 １４はエラー発生領域検出部、 １５は記録部、 １６は判定部、 １７はリロード処理部、 ５０はバスエラー通知信号、 １００はデータ線、 １０１はアドレス線、 である。 ノ°マスエラー通知信号 本発明の原理説明図 第１回 従来のバスエラー処理機構説明図 第３図 第１の実施例ブロック図 第２図（ａｌ 第２図（ｂ） 第２図（Ｃ
）第２図（ｄ）
Claims (1)
- 【特許請求の範囲】 メモリにロードされたデータの誤りを読出し時に検出す
る誤り検出手段を備えたデータ処理装置において、 誤りが検出された該データが該メモリ上で更新されてい
ない未更新データか否かを判別する判別部（１６）と、 該データを未更新データと判別したとき、該データを該
メモリに再ロードするリロード処理部（１７）と、 を設け、誤りが検出されたデータが未更新データのとき
再ロードして誤り訂正を行うことを特徴とするエラー処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248008A JPS63101947A (ja) | 1986-10-17 | 1986-10-17 | エラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248008A JPS63101947A (ja) | 1986-10-17 | 1986-10-17 | エラ−処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63101947A true JPS63101947A (ja) | 1988-05-06 |
Family
ID=17171821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248008A Pending JPS63101947A (ja) | 1986-10-17 | 1986-10-17 | エラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63101947A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187049A (ja) * | 2008-02-01 | 2009-08-20 | Fujitsu Ltd | 装置 |
-
1986
- 1986-10-17 JP JP61248008A patent/JPS63101947A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009187049A (ja) * | 2008-02-01 | 2009-08-20 | Fujitsu Ltd | 装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Namjoo et al. | Watchdog processors and capability checking | |
| JPH02135536A (ja) | チエツクポイント再試行機構 | |
| US6823476B2 (en) | Mechanism to improve fault isolation and diagnosis in computers | |
| US10489244B2 (en) | Systems and methods for detecting and correcting memory corruptions in software | |
| EP1703393A2 (en) | Error notification method and apparatus for an information processing system carrying out mirror operation | |
| JPS63101947A (ja) | エラ−処理方式 | |
| JPH0744467A (ja) | 階層記憶システムおよび階層記憶システムにおけるマイクロ命令のエラーを訂正する方法 | |
| JP2818659B2 (ja) | 誤り訂正方式 | |
| JP2565590B2 (ja) | データ処理装置 | |
| JPH0756816A (ja) | メモリの制御装置 | |
| JPH05224968A (ja) | データチェック方式 | |
| JPH05210597A (ja) | 記憶装置のパトロール回路 | |
| JPH0135369B2 (ja) | ||
| JPH04255032A (ja) | 制御記憶装置のエラー訂正方式 | |
| JPH07152594A (ja) | 制御プロセッサのリトライ制御方式 | |
| JPH0535611A (ja) | 情報処理装置 | |
| JPS62130444A (ja) | メモリアクセス制御装置 | |
| JPH0512004A (ja) | 命令実行方式 | |
| JPH02208743A (ja) | データ処理装置 | |
| JPS59217298A (ja) | メモリエラ−救済方式 | |
| JPH03168839A (ja) | 制御メモリ１ビットエラー修正方式 | |
| JPH064412A (ja) | ローカルメモリ検査訂正回路 | |
| JPS6159696A (ja) | 制御メモリ修復方式 | |
| JPH02110741A (ja) | マイクロプログラム制御装置 | |
| JPS6131497B2 (ja) |