JPH02135536A - チエツクポイント再試行機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、広義にはデータ処理システムに関し、具体的
にはデータ処理システムにおける障害検出からの回復の
改良に関する。

Ｂ、従来技術及びその課題 データ処理システムは以前からソフト・エラー及びハー
ド・エラーに悩まされてきた。ソフト・エラーは通常、
電気ノイズまたは再現不能な障害症候をもたらす他の不
規則な発生源に起因する、予期される出力からの逸脱で
あると定義される。

ハード・エラーは通常、再現可能なエラーを発生する電
気的構成要素または機械的構成要素に関連するものであ
る。従来技術では障害許容データ処理システム用の構成
が多数開発されている。障害許容システムの代表的な例
は、同じ命令ストリームで動作しその出力が互いに比較
される、２つ以上の同じデータ処理要素を設けたもので
ある。１対のデータ処理要素の出力に相違が検出される
と、ソフト・エラーまたはハード・エラーが発生したと
推論できる。通常、従来技術では、次に、データ・プロ
セッサが再起動してエラーが再度検出されるまで、命令
ストリームが段階的に実行される。

エラーが発生しない場合、最初のエラーはソフト・エラ
ーであると判定される。エラーが段階的に繰り返される
と、エラーを発生させる命令が識別できる。障害の検出
後に命令を再試行するこの従来技術の方法は時間が長く
かかる。この従来技術は、障害検出後に命令を再試行す
るための効率的で迅速なものではない。したがって本発
明は以下のことを目的とする。

本発明の目的は、改良された命令再試行機構を提供する
ことである。

本発明の他の目的は、従来技術で提供されるものより効
率的な改良された命令再試行機構を提供することである
。

本発明の他の目的は、最近実行されたコードの短いセグ
メントの再試行を可能にする、改良された命令再試行機
構を提供することである。

本発明の他の目的は、メモリの誤った重ね書きによって
メモリが破壊される機会を最小にする命令再試行機構を
提供することである。

本発明の他の目的は、記憶媒体または印刷装置への誤っ
た入出力装置の出力を最小にする、改良された命令再試
行機構を提供することである。

本発明の他の目的は、誤った再試行シーケンスに対して
より効果的に保護する、改良された命令再試行機構を提
供することである。

Ｃ０課題を解決するための手段 本発明の上記及びその他の目的、特徴及び利点は、本明
細書で開示するチェックポイント再試行機構によって達
成される。本発明は、一連の実行可能命令を含む命令メ
モリを含むデータ・プロセッサで適用される。データ・
プロセッサはまた、命令に応じて動作し演算動作及び論
理動作を実行する演算論理機構をも含んでいる。データ
・プロセッサはまた、演算論理機構の現在の状況を記憶
する状況レジスタと、現在のオペランド及びアドレスの
値を記憶する、演算論理機構からアクセス可能な複数の
汎用レジスタをも含むことができる。

データ・プロセッサ中の改良されたチェックポイント再
試行機構は、メモリからアクセスされた命令を復号する
ためにその入力線が命令メモリの出力端に接続された命
令復号器を含む。命令復号器は、書込み復号出力線、割
込み復号出力線及び割込み戻り復号出力線を含む。命令
復号器はさらに、演算論理機構の制御入力端に接続され
た出力をも含む。命令メモリは、アクセスする次の命令
のアドレスを記憶するアドレス・レジスタを含む。

このチェックポイント再試行機構はさらに、命令メモリ
からアクセスされた書込み命令の後に続く第１の命令の
アドレスを記憶するチェックポイント・アドレス・レジ
スタも含む。このアドレスは、第１のタイプのチェック
ポイント・アドレスである。

命令メモリ・アドレス・レジスタは、命令メモリからア
クセスされた割込み命令によって指される、または外部
で生成された割込みが発生したときに指される、サービ
ス・ルーチンの最初の命令のアドレスを記憶するために
、その入力がベクトル・テーブルなどの割込みベクトル
・アドレス機構に接続されている。サービス・ルーチン
の最初の命令のアドレスは、割込み命令へのアクセスま
たは割込み事象の発生に応じて発生する第２のタイプの
チェックポイント・アドレスとして、チェックポイント
・アドレス・レジスタにロードされる。

割込み戻りスタックは、割込み命令が実行された後また
は割込み事象の発生後に発生する、割込みを受けたプロ
グラムの最初の命令のアドレスを記憶するためデータ・
プロセッサに含まれている。

割込み命令の発生後または割込み事象の発生後に割込み
を受けたプログラムの最初の命令のアドレスは、サービ
ス・ルーチンの最後にある命令メモリからの割込み戻り
命令のアクセスに応じて発生する第３のタイプのチェッ
クポイント・アドレスとして、チェックポイント・アド
レス・レジスタにロードされる。

エラー検査機構が、チェックポイント再試行機構に含ま
れている。エラー検査機構は、演算論理機構で発生する
エラーを検出するために、その入力が演算論理機構の出
力に接続されている。チェックポイント・アドレス・レ
ジスタの内容は、演算論理機構の動作中にエラー検査機
構がエラーを検出するのに応じて、命令メモリ・アドレ
ス・レジスタに転送される。その結果、命令メモリ・ア
ドレス・レジスタの内容が、エラーの検出に応じて現在
のチェックポイント・アドレス値の後に続く一連の命令
の再試行に使用される、チェックポイント・アドレスに
なる。

このようにして、チェックポイント・アドレスは、現在
のチェックポイントの通過後に発生したエラーの検出に
応じて、最近実行されたコードのより短いセグメントに
対する命令シーケンスが再試行できるように、自動的に
更新される。

Ｄ、実施例 改良されたチェックポイント再試行機構を第１図の全体
的機能構成図に示す。本発明は、一連の実行可能命令を
含む命令メモリ２０、命令に応じて動作し演算動作及び
論理動作を実行する演算論理機構（ＡＬＵ）２２、演算
論理機構２２の現在の状況を記憶する状況レジスタ２４
、及び現在のオペランドとアドレスの値を記憶するため
に演算論理機構２２からアクセスできる複数の汎用レジ
スタ２６を含むデータ・プロセッサに適用される。

第１図に示す改良されたチェックポイント再試行機構は
、命令メモリからアクセスされる命令を復号するために
、その入力端が命令メモリ２０の出力端に接続された、
命令復号器２８を含む。また、書込み復号出力線３０、
割込み復号出力線３２及び割込み戻り復号出力線３４も
命令復号器２８に含まれている。命令復号器２８はさら
に、線３６を介して演算論理機構２２の制御入力端に接
続された出力をもつ。

命令メモリ２０は、命令メモリ２０からアクセスされる
次の命令のアドレスを記憶するアドレス・レジスタ３８
を含む。

第１図の改良されたチェックポイント再試行機構はさら
に、第１の入力線４２が命令メモリ・アドレス・レジス
タ３８の出力に接続され、第２の入力線４４が命令復号
器２８の書込み復号出力線３０に接続された、第１の２
人力ＡＮＤゲート４０を含む。

第２図は、改良されたチェックポイント再試行機構の動
作を示す例として、命令メモリ２０の内容を示したもの
である。命令メモリ２０には、主ルーチン５０と割込み
サービス・ルーチン５６が含まれている。このメモリは
、順次アドレス指定された記憶位置として編成され、た
とえば、主ルーチン５０の命令が第１の連続したメモリ
空間を占め、割込みサービス・ルーチン５６の命令が第
２の別の連続したメモリ空間を占める。従来技術で周知
のように、ルーチンの位置のアドレスは、様々な適用業
務に合せて再配置し区分することができる。第２図の命
令の内容の配列では、主ルーチン５０は、アドレスＡに
ある書込み命令５２とその後に続くアドレスＡ＋１にあ
る次の命令５４を含めて一連の命令を含むことがわかる
。主ルーチン５０はさらに、後ろの部分で、アドレス位
置Ｂに割込み命令６０と、その後に続くアドレス位置Ｂ
＋１に次の命令６８を含む。割込みサービス・ルーチン
５６は、主ルーチン５０の割込み命令６０が指すアドレ
スであるアドレスＣに第１の割込み命令５８を含む。本
発明の範囲内で、アドレスＢにソフトウェア割込み命令
６０を設ける代わりに、ハードウェアが生成した割込み
を、主ルーチン５０のアドレスＢにある命令６０の実行
点で発生させることも可能である。割込みサービス・ル
ーチン５６はさらに、アドレスＤに書込み命令５９とそ
の後のアドレスＤ＋１に次の命令６１を含む。

割込みサービス・ルーチン５６は、主ルーチン５０のア
ドレスＢ＋１の命令６８に実行を戻す割込み戻り命令７
２で終了する。通常、これは、主ルーチン５０の実行中
に割込み６０が発生したときに命令６８のアドレスＢ＋
１をセーブしておくことによって実施される。

第１図の改良されたチェックポイント再試行機構はさら
に、その入力端が第１のＡＮＤゲート４０の出力端に接
続され、第２図に示すように命令メモリ２０からアクセ
スされるアドレスＡの書込み命令５２に続く、最初の命
令５４のアドレスＡ＋１を記憶する、チェックポイント
・アドレス・レジスタ４６を含む。本発明によると、チ
ェックポイント・アドレス・レジスタ４６でのアドレス
Ａ＋１の記憶は、書込み命令の実行に関連する第１のタ
イプのチェックポイント・アドレスである。

こうした書込み命令は、情報を命令メモリまたはデータ
・プロセッサのデータ・メモリに書き込むのに使うこと
ができる。別法として、書込み命令５２を、ディスク記
憶装置、テープ記憶装置あるいは印刷装置または表示装
置などの入出力装置に出力情報を書き込むために使うこ
ともできる。第１のタイプのチェックポイント・アドレ
スの目的は、後続の別の書込み命令または割込み命令ま
たは割込み事象の実行前に、演算論理機構２２の動作中
にエラーが検出された場合に、再試行を開始できる点を
提供することである。本発明によれば、こうすると、再
試行でメモリや入出力装置の状態の破壊が生じる可能性
が最小になる。主ルーチン５０の命令５２や割込みサー
ビス・ルーチン５６の命令５９などの書込み命令が実行
されるたびに、チェックポイント・アドレス・レジスタ
４６に、更新された値が記憶され、それが次に発生する
命令のアドレスとなる。本発明によれば、こうすると、
エラーが検出された場合、最近実行されたコードの短い
セグメントが再試行可能になる。

命令メモリ・アドレス・レジスタ３８は、その入力端が
、割込みベクトル・アドレス手段４８に接続されている
。アドレス手段４８は、たとえば命令メモリまたはデー
タ・プロセッサのデータ・メモリの任意の場所に位置す
るベクトル・アドレス・テーブルでよい。ベクトル・ア
ドレス・テーブルの動作の例は、１９８５年８月２９日
付けの米国特許出願第７７０５４１号に記載されている
。

割込みベクトル・アドレス手段４８は、第２図のサービ
ス・ルーチン５６の最初の命令５８のアドレスＣを記憶
する。このアドレスは、命令メモリ２０からアクセスさ
れた主ルーチン５０の割込み命令６０によって指され、
または割込み事象の発生の結果として指される。

第１のＡＮＤゲート４０は、割込みベクトル・アドレス
手段４８から命令メモリ・アドレス・レジスタ８２に送
られたサービス・ルーチン５６の第１の命令５８のアド
レスＣを、ＯＲゲート６４を介してチェックポイント・
アドレス・レジスタ４６にロードさせるために、その第
２の入力４４が、ＯＲゲート８２を介して命令復号器２
８の割込み復号出力線３２に接続されている。本発明で
は、これは、命令メモリ２０からの割込み命令ＧＯのア
クセスに応答して発生し、あるいは主ルーチン５０の命
令６０の実行時または実行中に割込み事象の発生に応答
して発生する、第２のタイプのチェックポイント・アド
レスである。このようにして、サービス・ルーチン５６
のアドレスＣにある第１の割込み命令５８の実行に続＜
ＡＬＵ２２の動作で障害が検出された場合、第１の命令
５８から命令の再試行が開始する。このようにして、エ
ラーが検出されたとき、最近実行されたコードの短いセ
グメントが再試行できる。

第１図に示すデータ・プロセッサはさらに、割込み外部
事象が発生したときに割込み命令６０の後に発生する、
割込みを受けたプログラム５０の命令６８のアドレスＢ
＋１を記憶する、割込み戻りアドレス・スタック６６を
含むこともできる。

第１図のチェックポイント再試行機構はさらに、その第
１の入力端がアドレス・スタック６６の出力端に接続さ
れ、第２の入力端が命令復号器２８の命令戻り復号出力
線３４に接続された、第２のＡＮＤゲート７０を含む。

第２のＡＮＤゲート７０は、アドレスＢで割込み命令６
０が発生した後に割込みを受けたプログラム５０のアド
レスＢ＋１にある第１の命令６８をチェックポイント・
アドレス・レジスタ６４にロードするために、その出力
がＯＲゲート６４を介してチェックポイント・アドレス
・レジスタ４６に接続されている。本発明によると、こ
れは、命令メモリ２０から、サービス・ルーチン５６の
割込み戻り命令７２へのアクセスに応答して発生する、
第３のタイプのチェックポイント・アドレスである。こ
のようにして、主ルーチン５０のアドレスＢ＋１の命令
６８の実行後にＡＬＵ２２の動作でエラーが検出された
場合、命令の再試行がアドレスＢ＋１の命令６８から開
始する。すなわち、ＡＬＵ２２の動作でエラーが検出さ
れた場合に、最近実行されたフードの短いセグメントが
、再試行される。

第１図のチェックポイント再試行機構は、演算論理機構
２２に発生するエラーを検出するためその入力端が演算
論理機構２２の出力端に接続されたエラー検査機構７４
を含む。エラー検査機構７４には様々な技術が利用でき
る。１つの技術は、並行して動作して命令メモリ２０か
ら出力される同じ命令ストリームを実行する、２つの演
算論理機構２２と２２“を設けることである。１対の演
算論理機構２２と２２゛の出力を比較して、出力の相違
が検出された場合、２つの演算論理機構のどちらか一方
でエラーが発生したと推論することができる。このため
、エラー検査機構７４から出力線９２上にエラー検出信
号が出力される。エラー検査機構７４に利用できるエラ
ー検査技術の他の例については、後で説明する。第１図
の第３のＡＮＤゲート７６は、その第１の入力端がチェ
ックポイント・アドレス・レジスタ４６の出力端に接続
され、第２の入力端が、演算論理機構２２の動作にエラ
ーが発生したことをエラー検査機構７４が検出したのに
応じて、チェックポイント・アドレス・レジスタ４６の
内容を命令メモリ・アト！／ス・レジスタ３８に転送す
るために、エラー検査機構７４の出力端に接続されてい
る。その結果書られる命令メモリ・アドレス・レジスタ
３８の内容は、現在のチェックポイント・アドレス値に
続く一連の命令を再試行するためのチェックポイント・
アドレスの現在値となる。

このようにして、チェックポイント・アドレスが自動的
に更新され、現在のチェックポイントの通過後に発生し
たエラーが検出されるのに応じて、最近実行されたコー
ドのより短いセグメントに対して命令シーケンスが再試
行可能になる。

第１図はさらに、新しいチェックポイント・アドレス値
がチェックポイント・アドレス・レジスタ４６に記憶さ
れたとき、状況レジスタ２４の内容を記憶するシャドウ
状況レジスタ８０を示す。

第４のＡＮＤゲート８２は、その第１の入力端が状況レ
ジスタ２４の出力に接続され、第２の入力端が命令復号
器２８の書込み出力線３０１割込み出力線３２及び割込
み戻り出力線３４の論理和を取るためにＯＲゲート８４
と６２を介して接続されている。第４のＡＮＤゲート８
２は、チェックポイント・アドレス・レジスタ４６に新
しいチェックポイント・アドレス値が記憶されていると
きに、状況レジスタ２４の内容をシャドウ状況レジスタ
８０にロードするためにその出力端が、シャドウ状況レ
ジスタ８０の入力端に接続されている。シャドウ状況レ
ジスタ８０は、エラー検査機構７４が線９２上の出力信
号から演算論理機構２２にエラーが発生したことを検出
したときに、シャドウ状況レジスタ８０の内容を状況レ
ジスタ２４に転送するために、その出力線８６がＡＮＤ
ゲート８８を介して状況レジスタ２４の入力線９０に接
続されている。

第１図は、状況レジスタ２４の内容をレジスタ８０のシ
ャドウ状況に転送する場合について説明したのと同様の
方式でチェックポイント・アドレスの新しい値がチェッ
クポイント・アドレス・レジスタ４６に記憶されている
ときに、複数の汎用レジスタ２６の内容を記憶する、複
数のシャドウ汎用レジスタ９４を示す。シャドウ汎用レ
ジスタ９４は、エラー検査機構７４が演算論理機構２２
にエラーが発生したことを示す出力信号９２を検出した
のに応じてシャドウ汎用レジスタ９４の内容を汎用レジ
スタ２６に転送するために、その出力線８６がＡＮＤゲ
ート８８を介して汎用レジスタ２６の線９０に接続され
ている。

本発明の結果、チェックポイント・アドレスが自動的に
更新され、現在のチェックポイントを通過した後に発生
したエラーの検出に応じて、最近実行されたコードのよ
り短いセグメントに対して命令シーケンスが再試行可能
になる。その結果、メモリの破壊と誤った入出力装置の
出力の問題を回避する、より効率が高く迅速なチェック
ポイント再試行動作が提供される。本発明はさらに、誤
った再試行シーケンスから保護する働きもする。

第１図は、エラーが検出され、アドレス・レジスタ３８
にチェックポイント再試行アドレスがロードされた後に
使用される、本発明の追加態様を示す。単一ステップ命
令アドレス増分器３５は、その出力端がアドレス・レジ
スタ３８に接続されている。エラー・ラッチ３７は、そ
の入力端がエラー検査機構７４からの出力線８２に接続
され、出力端が命令アドレス増分器３５の入力端に接続
されている。エラー検査機構７４がエラーが発生したこ
とを検出すると、線９２上の信号がラッチ３７をセット
させ、ラッチ３７から命令アドレス増分器３５への信号
が、単一ステップ・モードの開始を示す。アドレス・レ
ジスタ３８にチェックポイント再試行アドレスがロード
されているとき、そのチェックポイント再試行アドレス
に対応する命令が命令メモリ２０からアクセスされ、Ａ
ＬＵ２２によって実行される。次に、ラッチ３７からの
単一ステップモード信号の制御下で、命令アドレス増分
器が、アドレス・レジスタ３８内のアドレスの値を１だ
け増分する。すなわち、エラー状態を再び発生させる命
令がアクセスされるまで、命令メモリ２０の次の命令が
アクセスされ、ＡＬＵ２２で逐次的に１ステツプずつ実
行される。エラー検査機構７４が線９２上に第２のエラ
ー検出信号を出力すると、これは、最初に検出されたエ
ラーが再び検出されたことを示し、線９２上の信号がＡ
ＮＤゲート４１中でラッチ３７からの１状態出力と組み
合わされて、その結果、エラー・アドレス・フラグ・ラ
ッチであるラッチ３９をセットする。エラー・アドレス
・フラグ・ラッチ３９は、アドレス・レジスタ３８に現
在入っているエラー・アドレスが、検出されたエラーを
引き起こす命令のアドレスであることを知らせる出力を
もつ。アドレス・レジスタ３８がその値を変更しないよ
うに、ラッチ３９の出力からの禁止線がアドレス・レジ
スタ３８に接続され、それによって、そのアドレス内容
がエラー検査機構７４によって検出されたエラーを引き
起こす命令の内容のままで凍結される。ラッチ３９から
のエラー・アドレス・フラグ出力に対するフラグ信号が
発生したとき、この信号を使って、エラー分析ルーチン
へのソフトウェア分岐を実行したり、あるいは診断プロ
グラマがエラー保守を実行できるようにエラーを生成す
る命令のアドレスの値を印刷することができる。

エラーが初めて検出され、最初の再試行では再現しない
場合、そのエラーはソフト・エラーであると仮定される
。こうした状況で、命令が、たとえば、次の書込み命令
に続く命令のアドレスなど次のチェックポイントまで実
行されるとき、ＯＲゲート６４が前記のような信号を出
力する。ＯＲゲート６４は、チェックポイント・レジス
タ４６をロードするための信号を出力し、この信号はま
たＯＲゲート６４の出力端からラッチ３７のクリア入力
端に送られて、そのラッチをリセットすることができる
。このようにして、エラーの最初の発生が検出された後
は、プログラムの実行は、１ステツプごとの逐次方式で
はなく、通常の方式で続行される。その理由は、ラッチ
３７から命令アドレス増分器３５に出力される１段モー
ド信号がもはやないためである。

第３図は、２重冗長プロセッサ構成を示す。第１図のプ
ロセッサ１０が第３図に示されており、また同じプロセ
ッサ１０’も示されており、どちらも主システム・バス
６５に接続されている。プロセッサ１０のエラー・アド
レス・フラグ線４５またはプロセッサ１０′のエラー・
アドレス・フラグ線４５′を介して信号が発生したとき
に、主プロセツサまたは活動プロセッサを、第１のプロ
セッサ１０から第２のプロセッサ１０“に交換すること
が本発明のこの態様の目的である。第３図かられかるよ
うに、保守プロセッサ４８は、その入力端が第１のプロ
セッサ１０からのエラー・アドレス・フラグ線４５に接
続され、第２の入力端が第２のプロセッサ１０′からの
エラー・アドレス・フラグ線４５°に接続されている。

保守プロセッサ４８は、プロセッサ１０と１０’のどち
らを主システム・バス５５に対する活動プロセッサとす
るかを決定する。保守プロセッサ４８は、第１のＡＮＤ
ゲート５３に接続された出力線４３をもち、ＡＮＤゲー
ト５３の第２の入力端は、プロセッサ１０のＡＬＵ２２
のＡＬＵのデータ出力線５１に接続されている。保守プ
ロセッサ４８は、主システム・バス５５に接続する主プ
ロセツサとして第１のプロセッサ１０を選択すると、線
４３上にＡＮＤゲート５３を満足させる使用可能信号を
出し、それによって、ＡＬＵ出力線５１を主システム・
バス５５に接続させる。また、プロセッサ１０からの線
４５上にエラー・アドレス・フラグ信号が発生した場合
、保守プロセッサ４８は出力線４３から使用可能信号を
除去し、そのためインバータ４９を通過したとき、ＡＮ
Ｄゲート５３“に使用可能信号が供給され、それによっ
て、プロセッサ１０“中のＡＬＵ２２からの出力線５１
“が主システム・バス５５に接続される。同時に、ＡＮ
Ｄゲート５３が使用禁止されて、プロセ・ソサ１０の主
システム・バス５５への接続が中断される。このように
して、保守プロセッサ４８は、２重冗長プロセッサ１０
と１０′の間の交換動作を実行することができる。

本発明のもう一つの特徴が、第３図に示されている。す
なわち、プロセッサ１０中のアドレス・レジスタ３８の
内容とプロセッサ１０′中のアドレス・レジスタ３８′
の内容が比較機構５７で比較される。比較機構５７は、
その出力端が保守プロセッサ４８に接続されている。ア
ドレス・レジスタ３８または３８１の現アドレスが同じ
でない場合、同じ命令が命令メモリ２０からアクセスさ
れない。これは、両方のエラー検査機構７４またはプロ
セッサ１０’中のエラー検査機構７４°によって検出さ
れるエラーが、チェックポイント再試行機構自身の誤動
作の結果であることを示すことになる。アドレス・レジ
スタ３８と３８“が−致しないことが比較機構５７によ
って検出された場合、保守プロセッサ４８は再試行動作
を実行しない。しかし、プロセッサ１０のエラー検査機
構７４またはプロセッサ１０’の対応するエラー検査機
構７４゛によってエラーが検出され、それぞれエラー・
アドレス・フラグ線４５または４５゜上に信号を生成す
る場合、前述のように、再試行動作が行なわれることに
なる。

第３図は、また保守プロセッサによって主プロセツサと
して選択された特定のプロセッサ１０または１０′が、
命令メモリ２２に供給される有効なアドレスを含むアド
レス・レジスタをもつプロセッサであることも示してい
る。これは、アドレス・レジスタ３８の出力端を、ＡＮ
Ｄゲート６５を介して、命令メモリ２２のアドレス入力
端に接続されたアドレス・バス６３に接続させることに
よって行なわれる。ＡＮＤゲート６５は、前記のＡＮＤ
ゲート５３と同様に、保守プロセッサ４８からの使用可
能線によって使用可能になる。同様に、プロセッサ１０
′では、アドレス・レジスタ３８’は、その出力端がＡ
ＮＤゲート６５“を介してアドレス・バス６３に接続さ
れ、ＡＮＤゲート６５′は、プロセッサ１０に対応する
ＡＮＤゲート６５が満足されないときだけ満足される。

すなわち、活動プロセッサ１０または１０°のどちらか
だけが、そのアドレスルジスタが、アドレス・バス６３
を介して命令メモリ２２のアドレス入力に有効に接続さ
れる。

第３図に示したもう一つの態様は、プロセッサ１０のエ
ラー検査機構７４の出力線６７がＯＲゲート６９に接続
され、プロセッサ１０°のエラー検査機構７４°の対応
する出力線６７も、ＯＲゲート６９の入力端に接続され
ていることである。ＯＲゲート６９の出力線は線９２で
あり、これは、第１図に示すように、プロセッサ１０と
１０“の両方に対して存在するエラー信号線である。プ
ロセッサ１０または１０１のどちらか一方でそのエラー
検査機構７４または７４゛がＡＬＵ２２または２２′か
らのエラーを検出すると、ＯＲゲート６９は、両方のプ
ロセッサの命令再試行機構を開始させる信号９２を生成
する。このようにして、２重冗長プロセッサ１０と１０
“に対して命令再試行動作の完全な同期を維持すること
ができる。

第４図は、背景診断及び保守サービスから独立したチェ
ックポイント再試行シーケンスおよびそれらのサービス
に関係するチェックポイント再試行シーケンスの状態図
である。第４図の正常のシーケンス１００は、単一命令
の実行として定義される。

第４図のエラー・シーケンス１０２は、エラーの検出後
に講じられるエラー管理処置として定義される。通常は
、障害が検出されると再試行トラップが起動する。つい
で、再試行の肯定応答で回復シーケンスが開始される。

エラーがソリッドでない場合、しきい値カウンタ１０４
が更新される。

とのカウンタはプロセッサ性能のオンライン指示として
使用できる。エラー・シンドローム・データも、記録及
びしきい値設定のために、オンチップ・モニタ（ＯＣＭ
）を介して診断及び保守装置（ＤｘＭＤ）に報告される
。次に、セーブされたチェックポイントが再試行シーケ
ンスの一環としてアンロードされ単一ステップ化される
。

第４図の再試行シーケンス１０６は、回復段階に続く単
一ステップ・モードでの単一命令の実行として定義され
る。この段階でエラーが検出されると、障害のある命令
が識別される。このシーケンスの実行が成功すると、次
の命令を含む新しいチェックポイントを確立してから、
正常の実行が再開される。

第４図の障害シーケンス１０８は、ソリッド障害または
再試行シーケンスの実行失敗の結果である。エラーの間
に実行されていた命令が、記録及び高レベル回復動作の
ためにＯＣＭを介してＤｘＭＤに報告される。単一ステ
ップ・モードがリセットされ、障害状況が報告され、再
試行トラップが非活動状態になり、再試行肯定応答が活
動状態になる。次いで、システムは、ソフトウェアで制
御される回復動作を呼び出すため、割込みを生成する。

単一事象混乱（ＳＥＵ）の場合、−時的エラーが長時間
続き、その結果複数のネストされた割込みが生じること
がある。ソフトウェアで制御される回復動作は、良好に
動作する資源に対してさらに損害が及ぶことを防止する
、混乱事象遅延として機能する。

第４図の割込みシーケンス１１０は、ソフトウェアで制
御される回復を呼び出すため、（シきい値を越える状態
をもたらす）ソリッド障害または過剰再試行によってト
リガーされる。ソフトウェア制御回復は、オンラインで
制御されるものでも、背景で制御されるものでもよい。

これにより、プロセッサがＳＥＵ中にネストされた割込
みにより良好に動作する処理を（現在のＳＥＵがクリア
されるまで）さらに遅延させて、良好に動作する資源を
誤った実行から保護することもできる。

チェックポイント再試行のシナリオの４つの異なるケー
スを第５図に示す。通常、継続的なハードウェア検査機
構の性質上「書込み」相互間で一時的な障害が発生する
４つの場合がある。何回もの再試行にわたって同じ一時
的障害が再発すると、ソリッド障害である（ケース２と
４）。複数の一時的障害は、単一ステップ動作がエラー
なしに完了するたびにチェックポイントを増分して、障
害の再発を徐々になくしていく漸進方式で再試行される
（ケース１と３）。これらのシナリオは、障害持続時間
、障害分離及び障害識別を処理する際のチェックポイン
ト再試行戦略の適応性のある特徴を示している。ケース
１は、完全な回復をもたらす単一の再試行シーケンスに
よる単一の一時的障害の回復を示す。ケース２は、エラ
ー情報とエラー発生前のマシン状態により次のレベルの
回復を開始するための割込みをもたらす、複数の再試行
シーケンスによる単一のソリッド障害の回復を示す。ケ
ース３は、短時間ＳＥＵに類似する漸進的回復をもたら
す、複数の再試行シーケンスによる複数の一時的障害の
回復を示す。ケース４は、エラー情報とエラー発生の直
前のマシン状態により次のレベルの回復を開始するため
の割込みをもたらす、複数の再試行シーケンスによる複
数の一時的障害の回復を示す。これは、長時間ＳＥＵの
いくつかの態様も示している。

Ｅ１発明の詳細 な説明したように本発明によれば、従来に比べて、障害
検出後の命令の再試行を効率的で迅速に行うことができ
る。

【図面の簡単な説明】

第１図は、本発明に基づくチェックポイント再試行機構
を示す図である。 第２図は、チェックポイント再試行機構の動作を説明す
る命令メモリ２０の内容の例を示す図である。 第３図は、２重冗長プロセッサ構成の構成を示す図であ
る。 第４図は、チェックポイント再試行シーケンスの状態図
である。 第５図は、チェックポイント再試行の４つの異なるシナ
リオを示す図である。

Claims (1)

1. 【特許請求の範囲】 　実行可能な命令のシーケンスを含む命令メモリと、該
   命令に応答して演算を実行する演算論理機構とを有する
   データプロセッサにおけるチェックポイント再試行機構
   であって、 上記命令メモリからアクセスされた命令を復号するため
   上記命令メモリの出力に接続された入力ならびに書込み
   復号出力、割込み復号出力及び割込み戻り復号出力を有
   する命令復号手段を有し、上記命令メモリはアクセスす
   べき次の命令のアドレスを記憶するアドレス・レジスタ
   を含み、上記命令メモリからアクセスされた書込み命令
   の後に続く最初の命令のアドレスを第１のタイプのチェ
   ックポイント・アドレスとして記憶するために上記命令
   復号手段の上記書込み復号出力にチェックポイント・ア
   ドレス・レジスタが接続され、 上記命令メモリからアクセスされた割込み命令に応答し
   て該割込み命令によって呼び出される割込みサービス・
   ルーチンにおいて最初に発生する命令のアドレスを第２
   のタイプのチェックポイント・アドレスとして上記チェ
   ックポイント・アドレス・レジスタにロードすることを
   付勢するため上記チェックポイント・アドレス・レジス
   タは上記命令復号手段の上記割込み復号出力に接続され
   、上記命令メモリから割込み戻り命令をアクセスするこ
   とに応答して、割込み命令の発生後に割込まれたプログ
   ラムにおいて最初に発生する命令のアドレスを第３のタ
   イプのチェックポイント・アドレスとして上記チェック
   ポイント・アドレス・レジスタにロードするため上記チ
   ェックポイント・アドレス・レジスタは上記命令復号手
   段の上記割込み戻り復号出力に接続され、 上記演算論理機構において発生するエラーを検出するた
   め上記演算論理機構の出力に接続された入力を有するエ
   ラー検査手段と、 上記エラー検査手段による上記演算論理機構の演算にお
   けるエラーの検出に応答して上記チェックポイント・ア
   ドレス・レジスタの内容を上記アドレス・レジスタに転
   送するため上記チェックポイント・アドレス・レジスタ
   の出力及び上記エラー検査手段の出力に接続された転送
   手段と、 を有することを特徴とするチェックポイント再試行機構
   。