JPH0644238B2 - 命令再実行制御方法 - Google Patents
命令再実行制御方法Info
- Publication number
- JPH0644238B2 JPH0644238B2 JP58246674A JP24667483A JPH0644238B2 JP H0644238 B2 JPH0644238 B2 JP H0644238B2 JP 58246674 A JP58246674 A JP 58246674A JP 24667483 A JP24667483 A JP 24667483A JP H0644238 B2 JPH0644238 B2 JP H0644238B2
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- JP
- Japan
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- instruction
- execution
- failure
- cycles
- register
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置、特にパイプライン方式を用いた
情報処理装置に好適な命令再実行方法に関する。
情報処理装置に好適な命令再実行方法に関する。
高度にパイプライン化された情報処理装置では、ある命
令実行中に障害が発生しても、処理を凍結するまでには
後続の数命令が実行されてしまう事がある。そこでオー
バランした命令（障害発生命令を含む）が書き換える前
の汎用レジスタ（ＧＲ）やプログラム状態語（ＰＳＷ）
を退避しておき、障害発生時、退避しておいたデータを
回復してから命令を再実行する方法がとられる。この時
の戻りサイクル数は、ある命令で発生する障害の発生時
間により決まるが、従来は、実際に発生した障害の戻り
サイクル数にかかわらず、一番遅いものに合わせ、一定
サイクル戻る制御を行なっていた。したがって、障害に
よっては障害発生命令より前の命令を再実行することが
あり、これが再実行不可能な命令だった場合（例えば、
退避していないレジスタなどを書き換える命令では、再
実行は不可能となる）、再実行失敗となり、再実行の成
功率を下げる要因となっていた。
令実行中に障害が発生しても、処理を凍結するまでには
後続の数命令が実行されてしまう事がある。そこでオー
バランした命令（障害発生命令を含む）が書き換える前
の汎用レジスタ（ＧＲ）やプログラム状態語（ＰＳＷ）
を退避しておき、障害発生時、退避しておいたデータを
回復してから命令を再実行する方法がとられる。この時
の戻りサイクル数は、ある命令で発生する障害の発生時
間により決まるが、従来は、実際に発生した障害の戻り
サイクル数にかかわらず、一番遅いものに合わせ、一定
サイクル戻る制御を行なっていた。したがって、障害に
よっては障害発生命令より前の命令を再実行することが
あり、これが再実行不可能な命令だった場合（例えば、
退避していないレジスタなどを書き換える命令では、再
実行は不可能となる）、再実行失敗となり、再実行の成
功率を下げる要因となっていた。
本発明の目的は、情報処理装置のインタミッテント障害
時の命令再実行成功率を向上せしめることにより、信頼
性、可用性の向上を実現することにある。
時の命令再実行成功率を向上せしめることにより、信頼
性、可用性の向上を実現することにある。
本発明の要点は、障害部位により、きめ細かく退避デー
タの戻りサイクル数を管理して必らず障害発生命令を再
実行するようにしたことである。
タの戻りサイクル数を管理して必らず障害発生命令を再
実行するようにしたことである。
以下、本発明の一実施例を図面により詳細に説明する。
第１図は情報処理装置の特にストレージ制御ユニットと
命令実行ユニットの概略構成を示す。ここで、加算（Ａ
ＤＤ）命令を例にとると、命令の第２オペランドはスト
レージ制御ユニット（ＳＣＵ）１内にあるバッファ・ス
トレージ（ＢＳ）１１から読み出され、読出しデータ・
レジスタ（ＦＤＲ）１２にセットされる。さらにこのデ
ータは命令実行ユニット（ＥＵ）２のワーク・レジスタ
Ａ（ＷＡＲ）２２にセットされる。一方、第１オペラン
ドは汎用レジスタ（ＧＲ０〜１５）２１から読出され、
ワーク・レジスタ（ＷＢＲ）２３にセットされる。ＷＡ
Ｒ２２とＷＢＲ２３のデータは演算器２４で加算され、
結果はワーク・レジスタ（ＷＣＲ）２５に入った後、Ｇ
Ｒ２１に再び書き込まれる。
命令実行ユニットの概略構成を示す。ここで、加算（Ａ
ＤＤ）命令を例にとると、命令の第２オペランドはスト
レージ制御ユニット（ＳＣＵ）１内にあるバッファ・ス
トレージ（ＢＳ）１１から読み出され、読出しデータ・
レジスタ（ＦＤＲ）１２にセットされる。さらにこのデ
ータは命令実行ユニット（ＥＵ）２のワーク・レジスタ
Ａ（ＷＡＲ）２２にセットされる。一方、第１オペラン
ドは汎用レジスタ（ＧＲ０〜１５）２１から読出され、
ワーク・レジスタ（ＷＢＲ）２３にセットされる。ＷＡ
Ｒ２２とＷＢＲ２３のデータは演算器２４で加算され、
結果はワーク・レジスタ（ＷＣＲ）２５に入った後、Ｇ
Ｒ２１に再び書き込まれる。
第２図は上記動作のタイミング・チャートを示す。命令
実行許可信号（ＥＸ信号）が“１”になると、命令が実
行される。ここで、データはＦＤＲ→ＷＡＲ→ＷＣＲと
１サイクル毎に転送されていることに注目されたい。
実行許可信号（ＥＸ信号）が“１”になると、命令が実
行される。ここで、データはＦＤＲ→ＷＡＲ→ＷＣＲと
１サイクル毎に転送されていることに注目されたい。
第３図は第１図のブロックに対応するパリティチェック
機構の一例を示す。ＦＤＲ１２、ＷＡＲ２２、ＷＣＲ２
５のデータはそれぞれパリティ・チェッカ（ＰＣ）２
６，２７，２８によりチェックされ、その結果がアンド
ゲート３２，３３，３４を介してチェック・ラッチＦＤ
ＲＣＫ３５、ＷＡＲＣＫ３６、ＷＣＲＣＫ３７に反映さ
れる。ＦＤＲＣＫ３５、ＷＡＲＣＫ３６、ＷＣＲＣＫ３
７の出力はオアゲート３８でオアされ、いずれかのチェ
ック・ラッチがセットされると、アンドゲート３９のア
ンド条件がとれず、ＥＸ信号の凍結が行われる。２９〜
３１はそれぞれＦＤＲセット信号、ＷＡＲセット信号、
ＷＣＲセット信号でセットされるディレィ・ラッチであ
る。つまり、ＦＤＲ１２、ＷＡＲ２２、ＷＣＲ２５の各
レジスタのセット時、該当レジスタにセットしたデータ
が正しいか否が調べられ、結果が１サイクル・ビッチで
チェック・ラッチ３５，３６，３７に反映される。
機構の一例を示す。ＦＤＲ１２、ＷＡＲ２２、ＷＣＲ２
５のデータはそれぞれパリティ・チェッカ（ＰＣ）２
６，２７，２８によりチェックされ、その結果がアンド
ゲート３２，３３，３４を介してチェック・ラッチＦＤ
ＲＣＫ３５、ＷＡＲＣＫ３６、ＷＣＲＣＫ３７に反映さ
れる。ＦＤＲＣＫ３５、ＷＡＲＣＫ３６、ＷＣＲＣＫ３
７の出力はオアゲート３８でオアされ、いずれかのチェ
ック・ラッチがセットされると、アンドゲート３９のア
ンド条件がとれず、ＥＸ信号の凍結が行われる。２９〜
３１はそれぞれＦＤＲセット信号、ＷＡＲセット信号、
ＷＣＲセット信号でセットされるディレィ・ラッチであ
る。つまり、ＦＤＲ１２、ＷＡＲ２２、ＷＣＲ２５の各
レジスタのセット時、該当レジスタにセットしたデータ
が正しいか否が調べられ、結果が１サイクル・ビッチで
チェック・ラッチ３５，３６，３７に反映される。
第４図はマシンチェックが発生した時のＥＸ信号の停止
状況を示したものである。第４図中、−１，−２及び＋
１，＋２、＋３は障害発生命令（ＡＤＤ命令）より前後
の命令を示す。
状況を示したものである。第４図中、−１，−２及び＋
１，＋２、＋３は障害発生命令（ＡＤＤ命令）より前後
の命令を示す。
第４図（Ａ）はＦＤＲ１２に障害があった時のＥＸ信号
の停止状況を示す。この場合はＦＤＲＣＫ３５により＋
１の命令のＥＸ信号を抑止できるので、命令のオーバラ
ンは０である。
の停止状況を示す。この場合はＦＤＲＣＫ３５により＋
１の命令のＥＸ信号を抑止できるので、命令のオーバラ
ンは０である。
第４図（Ｂ）はＷＡＲ２２に障害があった時を示し、こ
の場合は＋１の命令はオーバランし、＋２の命令の実行
は抑止できる。第４図（Ｃ）はＷＣＲに障害があった時
を示し、この場合は＋１，＋２の命令がオーバランし、
＋３の命令の実行は抑止できる。
の場合は＋１の命令はオーバランし、＋２の命令の実行
は抑止できる。第４図（Ｃ）はＷＣＲに障害があった時
を示し、この場合は＋１，＋２の命令がオーバランし、
＋３の命令の実行は抑止できる。
第４図に示す如く、障害が検出されたときの命令の再実
行のための戻りサイクルは、凍結時点からＦＤＲＣＫ３
５では１サイクル、ＷＡＲＣＫ３６では２サイクル、Ｗ
ＣＲＣＫ３７では３サイクルとすれば、障害発生命令
（ＡＤＤ命令）から再実行できることになる。
行のための戻りサイクルは、凍結時点からＦＤＲＣＫ３
５では１サイクル、ＷＡＲＣＫ３６では２サイクル、Ｗ
ＣＲＣＫ３７では３サイクルとすれば、障害発生命令
（ＡＤＤ命令）から再実行できることになる。
そこで、本発明では、第４図（Ａ）の場合は１サイクル
分の退避データを回復して障害発生命令（ＡＤＤ命令）
の直前に戻り、該障害発生命令を再実行する。同様に、
第４図（Ｂ）の場合は２サイクル、第４図（Ｃ）の場合
は３サイクル戻り、いずれの場合も命令の再実行は障害
の発生した命令（ＡＤＤ命令）に対して行うことにな
る。
分の退避データを回復して障害発生命令（ＡＤＤ命令）
の直前に戻り、該障害発生命令を再実行する。同様に、
第４図（Ｂ）の場合は２サイクル、第４図（Ｃ）の場合
は３サイクル戻り、いずれの場合も命令の再実行は障害
の発生した命令（ＡＤＤ命令）に対して行うことにな
る。
本発明ではチェック・ラッチの種類等により再実行の戻
りサイクル数を決めるため、障害データが伝搬した多数
のチェック・ラッチが同時に点灯してしまうような装置
では何らかの対策が必要となる。この対策としては現在
各種計算機で採用されているログアウト解析手法を用い
る事が考えられる。また、第５図に示すように前段のチ
ェック・ラッチが点灯したら次段以後のチェック・ラッ
チの点灯を抑止する回路を付加し、同一原因により多数
のチェック・ラッチが点灯するのを防ぐという方法も考
えられる。第５図で６０がディレィ・ラッチ、６１，６
２が禁止ゲートである。
りサイクル数を決めるため、障害データが伝搬した多数
のチェック・ラッチが同時に点灯してしまうような装置
では何らかの対策が必要となる。この対策としては現在
各種計算機で採用されているログアウト解析手法を用い
る事が考えられる。また、第５図に示すように前段のチ
ェック・ラッチが点灯したら次段以後のチェック・ラッ
チの点灯を抑止する回路を付加し、同一原因により多数
のチェック・ラッチが点灯するのを防ぐという方法も考
えられる。第５図で６０がディレィ・ラッチ、６１，６
２が禁止ゲートである。
上記の様にして最初に点灯したチェック・ラッチが求ま
れば、例えば、サービス・プロセッサのディスクに用意
してあるチェック・ラッチ対応の戻りサイクル・テーブ
ルを参照して戻りサイクルを求める事ができる。２重障
害等の場合はそれぞれに対して戻りサイクルを求め、長
い方を採用すればよい。また、最初に点灯したチェック
・ラッチが特定できない場合は、最大の戻りサイクル
（この場合は３サイクル）にすればよい。第６図に第５
図のタイムチャートを示す。
れば、例えば、サービス・プロセッサのディスクに用意
してあるチェック・ラッチ対応の戻りサイクル・テーブ
ルを参照して戻りサイクルを求める事ができる。２重障
害等の場合はそれぞれに対して戻りサイクルを求め、長
い方を採用すればよい。また、最初に点灯したチェック
・ラッチが特定できない場合は、最大の戻りサイクル
（この場合は３サイクル）にすればよい。第６図に第５
図のタイムチャートを示す。
ここで、命令の再実行の仕方について説明する。
前述のように、第１図の構成では、障害検出からＥＸ信
号の凍結までに最大３サイクル、オーバランするので、
１命令が１サイクル終わるとすれば、障害命令も含めて
最大３命令オーバランしてしまう。そこで、以下では退
避レジスタは３組用意するとする。
号の凍結までに最大３サイクル、オーバランするので、
１命令が１サイクル終わるとすれば、障害命令も含めて
最大３命令オーバランしてしまう。そこで、以下では退
避レジスタは３組用意するとする。
第７図はＰＳＷの退避レジスタを示す。ＰＳＷ４０は命
令開始の都度、ＰＳＷ退避レジスタ（ＰＳＷＳＶ０〜
２）４１，４２，４３に退避される。入力ポインタは０
→１→２→０……と退避のたびにカウントアップされ
る。最新の待避レジスタ番号（０〜２）は３サイクル間
トレースされ、ＥＸ信号凍結と同時にこれらも凍結され
る。これらはＰＳＷの回復時の出力ポインタとして使わ
れる。
令開始の都度、ＰＳＷ退避レジスタ（ＰＳＷＳＶ０〜
２）４１，４２，４３に退避される。入力ポインタは０
→１→２→０……と退避のたびにカウントアップされ
る。最新の待避レジスタ番号（０〜２）は３サイクル間
トレースされ、ＥＸ信号凍結と同時にこれらも凍結され
る。これらはＰＳＷの回復時の出力ポインタとして使わ
れる。
第８図は汎用レジスタ（ＧＲ０〜１５）とその番号の待
避レジスタを示す。命令でＧＲ４５にデータを書込む毎
にそのＧＲの番号と、書込む前のＧＲの内容をそれぞれ
の退避レジスタ４９，５０，５１へ退避する。入力／出
力ポインタはＰＳＷのものと同様に制御される。同様に
してワークレジスタ（ＷＡ）４４の退避レジスタ４６，
４７，４８も用意されている。
避レジスタを示す。命令でＧＲ４５にデータを書込む毎
にそのＧＲの番号と、書込む前のＧＲの内容をそれぞれ
の退避レジスタ４９，５０，５１へ退避する。入力／出
力ポインタはＰＳＷのものと同様に制御される。同様に
してワークレジスタ（ＷＡ）４４の退避レジスタ４６，
４７，４８も用意されている。
第９図はリトライ・タイプ情報の退避レジスタである。
リトライ・タイプ情報はマイクロプログラムで指定され
ると制御記憶装置（ＣＳ）５２から読み出され、ＣＳデ
ータ・レジスタ（ＣＳＡＲ）５３にセットされた後、退
避レジスタ５４，５５，５６にセットされる。このリト
ライ・タイプ情報は、命令の再実行前にどのような回復
をすればよいかを示すもので、ＧＲを書換える時には
“ＧＲ”、ＦＤＲを書換える時には“ＦＤＲ”というコ
ードが指定される。回復ルーチンでは、まずこのリトラ
イ・タイプを調べて、何を回復すればよいかを知る。
リトライ・タイプ情報はマイクロプログラムで指定され
ると制御記憶装置（ＣＳ）５２から読み出され、ＣＳデ
ータ・レジスタ（ＣＳＡＲ）５３にセットされた後、退
避レジスタ５４，５５，５６にセットされる。このリト
ライ・タイプ情報は、命令の再実行前にどのような回復
をすればよいかを示すもので、ＧＲを書換える時には
“ＧＲ”、ＦＤＲを書換える時には“ＦＤＲ”というコ
ードが指定される。回復ルーチンでは、まずこのリトラ
イ・タイプを調べて、何を回復すればよいかを知る。
第１０図に本発明による回復処理の動作フローを示す。
障害が検出されるとチェック・ラッチ３５，３６，３７
に従って戻りサイクル数（ＲＴＹＣＹＣ）を設定し（ス
テップ１０１）、退避レジスタの凍結時点の入力ポイン
タ値を出力ポインタに設定する（ステップ１０２）。次
にリトライ・タイプ情報を読み出し（ステップ１０
３）、それが“ＧＲ”であれば（ステップ１０４）、Ｇ
Ｒの書込みアドレスを読み出すとともに（ステップ１０
５）、出力ポインタに従ってＧＲ退避データを読み出し
（ステップ１０６）、書込みアドレスで指定されたＧＲ
へ書き込む（ステップ１０７）。そして、ＲＴＹＣＹＣ
が“１”か否か判定し（ステップ１０８）、ＲＴＹＣＹ
Ｃ＝１であれば、ＰＳＷを回復して命令の再実行を開始
する（ステップ１０９）。一方、ＲＴＹＣＹＣ＝１でな
ければ、出力ポインタの更新（ステップ１１０）、ＲＴ
ＹＣＹＣを−１した後（ステップ１１１）、ステップ１
０３に戻り、ＲＴＹＣＹＣ＝１になるまで同様に動作を
繰り返す。
障害が検出されるとチェック・ラッチ３５，３６，３７
に従って戻りサイクル数（ＲＴＹＣＹＣ）を設定し（ス
テップ１０１）、退避レジスタの凍結時点の入力ポイン
タ値を出力ポインタに設定する（ステップ１０２）。次
にリトライ・タイプ情報を読み出し（ステップ１０
３）、それが“ＧＲ”であれば（ステップ１０４）、Ｇ
Ｒの書込みアドレスを読み出すとともに（ステップ１０
５）、出力ポインタに従ってＧＲ退避データを読み出し
（ステップ１０６）、書込みアドレスで指定されたＧＲ
へ書き込む（ステップ１０７）。そして、ＲＴＹＣＹＣ
が“１”か否か判定し（ステップ１０８）、ＲＴＹＣＹ
Ｃ＝１であれば、ＰＳＷを回復して命令の再実行を開始
する（ステップ１０９）。一方、ＲＴＹＣＹＣ＝１でな
ければ、出力ポインタの更新（ステップ１１０）、ＲＴ
ＹＣＹＣを−１した後（ステップ１１１）、ステップ１
０３に戻り、ＲＴＹＣＹＣ＝１になるまで同様に動作を
繰り返す。
本発明によれば、高度にパイプライン制御化された情報
処理装置においても、障害部位に対応してきめ細かく退
避データの戻りサイクル数を管理することにより、必ず
障害発生命令を再実行でき、インタミッテント障害時の
再実行成功率を高めることができる。
処理装置においても、障害部位に対応してきめ細かく退
避データの戻りサイクル数を管理することにより、必ず
障害発生命令を再実行でき、インタミッテント障害時の
再実行成功率を高めることができる。
第１図は本発明で対象とする情報処理装置の主要部の概
略図、第２図は第１図の動作タイミング図、第３図は第
１図のパリティチェック機構の一例を示す図、第４図は
障害発生時のＥＸ信号の停止状況を示す図、第５図はチ
ェック・ラッチの誤動作防止法の一例を示す図、第６図
は第５図の動作タイミング図、第７図乃至第９図は退避
レジスタの一例を示す図、第１０図は本発明による回復
処理動作を説明するフロー図である。 １２……読出しデータ・レジスタ、２２，２５……ワー
ク・レジスタ、２４…演算器、 ２６，２７，２８……パリティ・チェッカ、 ３５，３６，３７……チェックラッチ、 ４１，４２，４３……ＰＳＷ退避レジスタ、 ４９，５０，５１……ＧＲ退避レジスタ。
略図、第２図は第１図の動作タイミング図、第３図は第
１図のパリティチェック機構の一例を示す図、第４図は
障害発生時のＥＸ信号の停止状況を示す図、第５図はチ
ェック・ラッチの誤動作防止法の一例を示す図、第６図
は第５図の動作タイミング図、第７図乃至第９図は退避
レジスタの一例を示す図、第１０図は本発明による回復
処理動作を説明するフロー図である。 １２……読出しデータ・レジスタ、２２，２５……ワー
ク・レジスタ、２４…演算器、 ２６，２７，２８……パリティ・チェッカ、 ３５，３６，３７……チェックラッチ、 ４１，４２，４３……ＰＳＷ退避レジスタ、 ４９，５０，５１……ＧＲ退避レジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−88539（ＪＰ，Ａ) 特開 昭58−68162（ＪＰ，Ａ) 特開 昭56−65250（ＪＰ，Ａ) 実開 昭57−202155（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】パイプライン制御の情報処理装置における
故障発生時の命令再実行制御方法であって、 通常の実行時、装置内のレジスタ等のデータを順次複数
サイクル分退避しておき、 故障発生時、故障発生部位を識別し、該故障部位に対応
して戻りサイクル数を設定し、該設定した戻りサイクル
数分の退避データを回復した後、命令を再実行すること
を特徴とする命令再実行制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246674A JPH0644238B2 (ja) | 1983-12-29 | 1983-12-29 | 命令再実行制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246674A JPH0644238B2 (ja) | 1983-12-29 | 1983-12-29 | 命令再実行制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142747A JPS60142747A (ja) | 1985-07-27 |
| JPH0644238B2 true JPH0644238B2 (ja) | 1994-06-08 |
Family
ID=17151923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246674A Expired - Lifetime JPH0644238B2 (ja) | 1983-12-29 | 1983-12-29 | 命令再実行制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644238B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226580A (ja) * | 1985-07-29 | 1987-02-04 | Hitachi Ltd | 障害処理方式 |
| US4777587A (en) * | 1985-08-30 | 1988-10-11 | Advanced Micro Devices, Inc. | System for processing single-cycle branch instruction in a pipeline having relative, absolute, indirect and trap addresses |
| JP4920259B2 (ja) * | 2006-01-18 | 2012-04-18 | 吉田プラ工業株式会社 | コンパクト容器 |
| JP4920294B2 (ja) * | 2006-04-21 | 2012-04-18 | 吉田プラ工業株式会社 | コンパクト容器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6035705B2 (ja) * | 1979-12-21 | 1985-08-16 | 富士通株式会社 | リンク処理を行なう情報処理装置 |
| JPS5868162A (ja) * | 1981-10-20 | 1983-04-22 | Nec Corp | 再試行処理方式 |
-
1983
- 1983-12-29 JP JP58246674A patent/JPH0644238B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142747A (ja) | 1985-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |