JPS5868162A - 再試行処理方式 - Google Patents
再試行処理方式Info
- Publication number
- JPS5868162A JPS5868162A JP56167643A JP16764381A JPS5868162A JP S5868162 A JPS5868162 A JP S5868162A JP 56167643 A JP56167643 A JP 56167643A JP 16764381 A JP16764381 A JP 16764381A JP S5868162 A JPS5868162 A JP S5868162A
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- JP
- Japan
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- instruction
- retry
- circuit
- failure
- executed
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
と略称する）における再試行処理方式に関する。
ＤＰが大型化、茜速化するにしたがって高信頼性が要求
されるようになり、その町用件向上の一手段として命令
再試行（以下再試行）が採用されることが多い。
されるようになり、その町用件向上の一手段として命令
再試行（以下再試行）が採用されることが多い。
再試行は障害が発生した時点でＤＰの処理を中断し、障
害発生前の再試行開始時点における状態にＩ）Ｐの内部
（プログラムビジプルなレジスタやメモリ）状態を復元
し、障害発生時に実行していた命令ヲ再実行するもので
ある。
害発生前の再試行開始時点における状態にＩ）Ｐの内部
（プログラムビジプルなレジスタやメモリ）状態を復元
し、障害発生時に実行していた命令ヲ再実行するもので
ある。
一方、障害発生のタイミングによってはＤＰの内部状態
を障害発生前の状態に復元することができず、再試行が
不可能になることがある。
を障害発生前の状態に復元することができず、再試行が
不可能になることがある。
すなわち、プログラムビジプルなレジスタやメモリの内
容の一部を履歴レジスタと叶ばれる命令開始時点におけ
る値を保持するレジスタに退避して、再試行に備えるが
、履歴レジスタを有しないプログラムビジプルなレジス
タやメモリが命令実行の過程で書き替えられた場合には
、ＤＰの内部状態を命令開始時点における状態に復元す
ることができないため、実行中の命令が終了して次の命
令により初期化されるまでは再試行不可能となる。
容の一部を履歴レジスタと叶ばれる命令開始時点におけ
る値を保持するレジスタに退避して、再試行に備えるが
、履歴レジスタを有しないプログラムビジプルなレジス
タやメモリが命令実行の過程で書き替えられた場合には
、ＤＰの内部状態を命令開始時点における状態に復元す
ることができないため、実行中の命令が終了して次の命
令により初期化されるまでは再試行不可能となる。
たとえば、可変長オペランドを扱う命令において、オペ
ランドを複数回に分けてメモリへ魯き込んだ後でソース
となるオペランドが書き替えられていないという保証が
ないと再試行は不可能になる。
ランドを複数回に分けてメモリへ魯き込んだ後でソース
となるオペランドが書き替えられていないという保証が
ないと再試行は不可能になる。
再試行が成′［ｔ′Ｉシ、障害の影響を受けずにＤＰに
おける処理が継続されるためには、再試行開始時点にお
けるＤＰの内部状態が再試行可能状態にあり、かつ再試
行の結果、障害が検出されずに命令が終了しなければな
らない。再試行か不’ｏｆ能な状態での再試行や再試行
の失敗は、ＤＰユーザーの特定の情報処理作業ができな
くなるジョブアボートや全ての情報処理作業ができなく
なるシステムダウンを招く。
おける処理が継続されるためには、再試行開始時点にお
けるＤＰの内部状態が再試行可能状態にあり、かつ再試
行の結果、障害が検出されずに命令が終了しなければな
らない。再試行か不’ｏｆ能な状態での再試行や再試行
の失敗は、ＤＰユーザーの特定の情報処理作業ができな
くなるジョブアボートや全ての情報処理作業ができなく
なるシステムダウンを招く。
従来の再試行処理方式は、実行中の命令と無関係に生じ
た障害、たとえば該実行中の命令と並行して処理されて
いる後続命令の先取り動作における先行制御部やキャッ
シュメモリの障害であっても、障害検出手段が障害を検
出すると再試行起動手段が再試行制御手段を起動させて
実行中の命令を再実行させるため、再試行不可能期間中
で再試行される確率が高く、再試性成〕慣率か低くなる
という欠点がある。
た障害、たとえば該実行中の命令と並行して処理されて
いる後続命令の先取り動作における先行制御部やキャッ
シュメモリの障害であっても、障害検出手段が障害を検
出すると再試行起動手段が再試行制御手段を起動させて
実行中の命令を再実行させるため、再試行不可能期間中
で再試行される確率が高く、再試性成〕慣率か低くなる
という欠点がある。
特に、大型ＤＰでは、高速化のだめの一手法として採用
される先行制御が犠雑化してくるが、これに伴い先行制
御部の金物が増力シシたり、１だキャッシュメモリの容
量が多くなるだめ、これらの部分の障害が占める障害発
生率が高まシ、上述の欠点は増長されてくる。
される先行制御が犠雑化してくるが、これに伴い先行制
御部の金物が増力シシたり、１だキャッシュメモリの容
量が多くなるだめ、これらの部分の障害が占める障害発
生率が高まシ、上述の欠点は増長されてくる。
この欠点を排除するだめ、履歴レジスタを増設して強化
し、再試行不可能率を低下させる方式もあるが、この方
式では金物の増１０と制御の複雑化を来すという欠点が
ある。
し、再試行不可能率を低下させる方式もあるが、この方
式では金物の増１０と制御の複雑化を来すという欠点が
ある。
本発明の目的は、金物の増１ムと制御の複雑化を伴うこ
となく、再試性成メタ率を向上させる再試行処理方式を
提供することにある。
となく、再試性成メタ率を向上させる再試行処理方式を
提供することにある。
本発明の方式はｔＩｒ命令の覧行璧市いを行ない力につ
該命令の再試行処理機能を有するＤＰにおいて、障害の
検出を行なう障害検出手段と、該障害検出手段が前記障
害を検出すると命令を再試行させるように動作する再試
行制御手段と、該再試行制御手段を起動させる再試行起
動手段と、前記ＤＰのうちの実行ユニットで実行中の命
令と無関係に生じた前記障害を前記障害検出手段が検出
すると前記実行中の命令の後続命令の実行を抑止する命
令抑止手段とを備え、前記実行ユニットで実行中の命５
− 令と無関係に生じた前記障害を前記障害検出手段が検出
すると前記実行中の命令が終了した後に前記再試行起動
手段が動作して前記後続命令の前記再試行が行なわれる
ようにしたことを特徴とする。
該命令の再試行処理機能を有するＤＰにおいて、障害の
検出を行なう障害検出手段と、該障害検出手段が前記障
害を検出すると命令を再試行させるように動作する再試
行制御手段と、該再試行制御手段を起動させる再試行起
動手段と、前記ＤＰのうちの実行ユニットで実行中の命
令と無関係に生じた前記障害を前記障害検出手段が検出
すると前記実行中の命令の後続命令の実行を抑止する命
令抑止手段とを備え、前記実行ユニットで実行中の命５
− 令と無関係に生じた前記障害を前記障害検出手段が検出
すると前記実行中の命令が終了した後に前記再試行起動
手段が動作して前記後続命令の前記再試行が行なわれる
ようにしたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
本発明の一実施例をブロック図で示す第１図を参照する
と、本実施例は再試行制御手段を含む障害処理回路１と
、障害検出手段および再試行起動手段であるタイムアウ
ト検出回路２と、第２の再試行起動手段である論理積回
路３と、命令抑止手段であるフリップフロップ４と、論
理和回路５と、論理積回路６と、命令実行制御回路７と
、命令央行回路８と、フリップフロップ９，１１と、命
令バッファ１０と、オペランドバッファ１２とから構成
されている。
と、本実施例は再試行制御手段を含む障害処理回路１と
、障害検出手段および再試行起動手段であるタイムアウ
ト検出回路２と、第２の再試行起動手段である論理積回
路３と、命令抑止手段であるフリップフロップ４と、論
理和回路５と、論理積回路６と、命令実行制御回路７と
、命令央行回路８と、フリップフロップ９，１１と、命
令バッファ１０と、オペランドバッファ１２とから構成
されている。
論理和回路５の入力は図示していない先取υ動作におけ
る障害を検出する障害検出手段の出力信号であり、論理
和回路５の出力は実行中の命令と無関係な先取り動作に
おいて生じた障害が検出さ ６一 れるとフリップフロップ４をセットする。
る障害を検出する障害検出手段の出力信号であり、論理
和回路５の出力は実行中の命令と無関係な先取り動作に
おいて生じた障害が検出さ ６一 れるとフリップフロップ４をセットする。
まず、障害が発生していない場合には、フリップフロ、
プ４はセットされず、論理積回路６に論理１１−信号を
出力している。この状態で、解読法の命令が命令バッフ
ァ１０に入力されていることを示すフリップフロップ９
と、オペランドがオペランドバッファ１２に入力されて
いることケ示すフリップフロ、プ１１とがセットされる
と、論理積回路６においてＡＮＩ）が成立する。論理積
回路６は命令実行制御回路７を起動し、命令実行回路８
に対して命令の実行開始を告げるスタート信号Ｓを出力
する。命令実行回路８はオペランドバッファ１２から入
力されているオペランドに対して命令バッファ１０から
入力されている扁令を実行する。
プ４はセットされず、論理積回路６に論理１１−信号を
出力している。この状態で、解読法の命令が命令バッフ
ァ１０に入力されていることを示すフリップフロップ９
と、オペランドがオペランドバッファ１２に入力されて
いることケ示すフリップフロ、プ１１とがセットされる
と、論理積回路６においてＡＮＩ）が成立する。論理積
回路６は命令実行制御回路７を起動し、命令実行回路８
に対して命令の実行開始を告げるスタート信号Ｓを出力
する。命令実行回路８はオペランドバッファ１２から入
力されているオペランドに対して命令バッファ１０から
入力されている扁令を実行する。
１つの命令が障害を発生することなく終了すると、命令
実行回路８は命令実行制御回路７に苅して次のスタート
信号Ｓの出力を促し、命令バッファ１０とオペランドバ
ッファ１２とからそれぞれ次の命令とオペランドとを取
り出して次の命令を実行する。
実行回路８は命令実行制御回路７に苅して次のスタート
信号Ｓの出力を促し、命令バッファ１０とオペランドバ
ッファ１２とからそれぞれ次の命令とオペランドとを取
り出して次の命令を実行する。
また、命令実行回路８における命令実行中にこの命令と
ｐＡ係のある障害全検出すると、命令実行回路８はこれ
全障害処理回路１に報缶する。障害処理回路１のうちの
再試行制御手段は図示していない先行制御部に対して命
令とオペランドの取り出しを指示し、それぞれが命令バ
ッファ１０とオペランドバッファ１２にセットされると
命令実行制御回路７に対して再度スタート信号Ｓの出力
を促し、命令実行回路８において命令の再試行をさせる
。
ｐＡ係のある障害全検出すると、命令実行回路８はこれ
全障害処理回路１に報缶する。障害処理回路１のうちの
再試行制御手段は図示していない先行制御部に対して命
令とオペランドの取り出しを指示し、それぞれが命令バ
ッファ１０とオペランドバッファ１２にセットされると
命令実行制御回路７に対して再度スタート信号Ｓの出力
を促し、命令実行回路８において命令の再試行をさせる
。
タイムアウト検出回路２は、スタート信号Ｓに応答して
リセットされ、時間の経過にしたがってカウントアツプ
していくカウンタから構成されており、命令実行回路８
における命令が定められた時間内に終了しないときはタ
イムアウト信号ＴＱ障害処理回路１に出力して、しかる
べ＠障害処理を促すように動作する。
リセットされ、時間の経過にしたがってカウントアツプ
していくカウンタから構成されており、命令実行回路８
における命令が定められた時間内に終了しないときはタ
イムアウト信号ＴＱ障害処理回路１に出力して、しかる
べ＠障害処理を促すように動作する。
いま、命令実行回路８における命令実行中に、この命令
と無関係に生じた障害が障害検出手段により欅出され、
その信号が論理和回路５に送られてくるとツリツブ７０
ツブ４はセットされる。したがって−５ｌｉｔ回路６に
おけるＡＮＤは成立せず、命令実行制御回路７は命令実
行回路８に対してスタート信号Ｓを出力せず、次の命令
を抑止する。
と無関係に生じた障害が障害検出手段により欅出され、
その信号が論理和回路５に送られてくるとツリツブ７０
ツブ４はセットされる。したがって−５ｌｉｔ回路６に
おけるＡＮＤは成立せず、命令実行制御回路７は命令実
行回路８に対してスタート信号Ｓを出力せず、次の命令
を抑止する。
次に命令実行制御回路７は命令実行回路８から実行中の
命令の終了を告げる信号を受けると、命令終了信号Ｃを
論理積回路３に出力し、ここでソリ、プフロップ４の出
力信号とλＮＤｉ成立させて、論理積回路３は終了信号
Ｅを障害処理回路１へ出・力する。障害処理回路１のう
ちの再試行制御手段はこの終了信号Ｅにより、命令実行
回路８を動作させて、上述の実行終了した命令を再試行
させる。
命令の終了を告げる信号を受けると、命令終了信号Ｃを
論理積回路３に出力し、ここでソリ、プフロップ４の出
力信号とλＮＤｉ成立させて、論理積回路３は終了信号
Ｅを障害処理回路１へ出・力する。障害処理回路１のう
ちの再試行制御手段はこの終了信号Ｅにより、命令実行
回路８を動作させて、上述の実行終了した命令を再試行
させる。
た障害が検出された場合に、実行中の命令が終了すれば
罪時に後続命令を再試行することがでさるだめ、再試行
に伴う時間の損失が少なくて済むこ９− とである。
罪時に後続命令を再試行することがでさるだめ、再試行
に伴う時間の損失が少なくて済むこ９− とである。
本発明の他の実施例をプロ、り図で示す第２図を参照す
ると、本実施例は＠１図に示す実施例から論理積回路３
を削除している点が異なる。本実施例では実行中の命令
と無関係に生じた障害が検出された場合の再試行起動を
タイムアウト信号Ｔを利用して行なっている。すなわち
、この場合には命令実行制御回路７はスタート信号Ｓを
出力しないため、タイムアウト検出回路２は定められた
時間が紗過してもリセットされず、タイムアウト信号Ｔ
を出力し、このタイムアウト信号Ｔに応答して、障害処
理回路１のうちの再試行制御手段が動作し、命令実行回
路８に対して後続命令の査試行を行わせる。
ると、本実施例は＠１図に示す実施例から論理積回路３
を削除している点が異なる。本実施例では実行中の命令
と無関係に生じた障害が検出された場合の再試行起動を
タイムアウト信号Ｔを利用して行なっている。すなわち
、この場合には命令実行制御回路７はスタート信号Ｓを
出力しないため、タイムアウト検出回路２は定められた
時間が紗過してもリセットされず、タイムアウト信号Ｔ
を出力し、このタイムアウト信号Ｔに応答して、障害処
理回路１のうちの再試行制御手段が動作し、命令実行回
路８に対して後続命令の査試行を行わせる。
本実施例の効果は、実行中の命令と無関係に生じた障害
が検出された場合に、タイムアウト信号に応答して後続
命令の再試行するようにしただめ、ハードウェアを減量
できることである。
が検出された場合に、タイムアウト信号に応答して後続
命令の再試行するようにしただめ、ハードウェアを減量
できることである。
本発明によれば、以上のように、障害検出手段が障害を
検出すると！！１」時に再試行する代りに、実１０− 行中の命令と無関係に生じた障害が検出されると実行甲
の命令の後続命令の実行を抑止する命令抑止手段を設け
、実行甲の命令が終了した後で後続命令を再試行するよ
うにした構成の採用により、再試行開始時に再試行対象
命令の実行を開始していないので常に再試行可能状態に
することができるように々す、再試行成功率を向上させ
ることができる。
検出すると！！１」時に再試行する代りに、実１０− 行中の命令と無関係に生じた障害が検出されると実行甲
の命令の後続命令の実行を抑止する命令抑止手段を設け
、実行甲の命令が終了した後で後続命令を再試行するよ
うにした構成の採用により、再試行開始時に再試行対象
命令の実行を開始していないので常に再試行可能状態に
することができるように々す、再試行成功率を向上させ
ることができる。
第１図は本発明の一実施例、第２図は本発明の他の実施
例を示す図である。 図において、■・・・・・・障害処理回路、２・・・・
・・タイムアウト検出回路、３．６・・・・・・論理稼
回路、４２９．１１・・・・・・フリップフロップ、５
・・・・・・論理和回路、７・・・・・・命令実行制御
回路、８・・・・・・命令実行回路、１０・・・・・・
命令バッファ、１２・・・・・・オペランドバッファ０
例を示す図である。 図において、■・・・・・・障害処理回路、２・・・・
・・タイムアウト検出回路、３．６・・・・・・論理稼
回路、４２９．１１・・・・・・フリップフロップ、５
・・・・・・論理和回路、７・・・・・・命令実行制御
回路、８・・・・・・命令実行回路、１０・・・・・・
命令バッファ、１２・・・・・・オペランドバッファ０
Claims (2)
- （１）榎菖命令の＋Ｌ省髄管を行ないかつ該命令の貴試
行処理機能を有する情報処理装置において、ハードウェ
ア障害の検出を行なう障害検出手段と、該障害検出手段
が前記ハードウェア障害を検出すると命令を再試行させ
るように動作する沓試行制御手段と、該再試行制御手段
を起動させる再試行起動手段と、前記情報処理装置のう
ちの実行ユニットで実行中の命令と無関係に生じた前記
ハードウェア障害を前記障害検出手段が検出すると前記
実行中の命令の後続命令の実行を抑止する命令抑止手段
とを備え、前記実行ユニットで実行中の命令と無関係に
生じた前ｄ己ハードウェア障害を前記障害検出手段が検
出すると前記実行中の命令が終了した後に前記再試行起
動手段が動作して前記後続命令の前記再試行が行なわれ
るようにしたことを特徴とする再試行処理方式。 - （２）前記実行ユニットで実行中の命令と無関係な前記
ハードウェア障害を前記障害検出手段が検出すると前記
実行中の命令が終了した後のタイムアウト時に前記再試
行起動手段が動作するようにした特許請求の範囲第（１
）項記載の再試行処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167643A JPS5868162A (ja) | 1981-10-20 | 1981-10-20 | 再試行処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56167643A JPS5868162A (ja) | 1981-10-20 | 1981-10-20 | 再試行処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868162A true JPS5868162A (ja) | 1983-04-22 |
| JPS6212538B2 JPS6212538B2 (ja) | 1987-03-19 |
Family
ID=15853566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56167643A Granted JPS5868162A (ja) | 1981-10-20 | 1981-10-20 | 再試行処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142747A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | 命令再実行制御方式 |
| JPS60254331A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | デ−タ処理システムにおける障害処理方式 |
| JPS6277650A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 先行制御部を備えた情報処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035937Y2 (ja) * | 1985-09-20 | 1991-02-15 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166748A (ja) * | 1974-12-06 | 1976-06-09 | Nippon Electric Co | |
| JPS5395544A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Information processor |
| JPS5530733A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Information processor of advance control system |
| JPS5729155A (en) * | 1980-07-29 | 1982-02-17 | Fujitsu Ltd | Error processing system |
-
1981
- 1981-10-20 JP JP56167643A patent/JPS5868162A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166748A (ja) * | 1974-12-06 | 1976-06-09 | Nippon Electric Co | |
| JPS5395544A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Information processor |
| JPS5530733A (en) * | 1978-08-25 | 1980-03-04 | Hitachi Ltd | Information processor of advance control system |
| JPS5729155A (en) * | 1980-07-29 | 1982-02-17 | Fujitsu Ltd | Error processing system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142747A (ja) * | 1983-12-29 | 1985-07-27 | Hitachi Ltd | 命令再実行制御方式 |
| JPS60254331A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | デ−タ処理システムにおける障害処理方式 |
| JPS6277650A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 先行制御部を備えた情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212538B2 (ja) | 1987-03-19 |
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