JPH04223532A - 改良されたプロセッサ - Google Patents

改良されたプロセッサ

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JPH04223532A
JPH04223532A JP3051288A JP5128891A JPH04223532A JP H04223532 A JPH04223532 A JP H04223532A JP 3051288 A JP3051288 A JP 3051288A JP 5128891 A JP5128891 A JP 5128891A JP H04223532 A JPH04223532 A JP H04223532A
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ウィリアム・マイケル・ジョンソン
Michael D Goddard
マイケル・ディー・ゴッダード
Tim Olson
ティム・オルソン
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    • G06—COMPUTING; CALCULATING OR COUNTING
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  • General Physics & Mathematics (AREA)
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  • Advance Control (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は包括的に改良されたプロセッ
サに関するものである。より特定的にはこの発明はより
効率よく第２のレベルの例外状態を取扱うことができる
ようなプロセッサに関するものである。
【０００２】マイクロプロセッサは技術においてよく知
られている。プロセッサの１つの型はパイプライン構成
を有する減少された命令セット（ｒｅｄｕｃｅｄｉｎｓ
ｔｒｕｃｔｉｏｎ　　ｓｅｔ）（ＲＩＳＣ）プロセッサ
である。これらのプロセッサは、たとえば、フェッチ段
、デコード段、実行段および書戻し段を含む一連の段を
通って直列の命令を処理する。このようなプロセッサは
非常に高速で動作しかつそれらのパイプライン構成ゆえ
に最小限のハードウェアで能率よく命令を実行すること
ができる。
【０００３】このようなプロセッサにおいては、各命令
は前述の段を通り処理される。これゆえ、１つのサイク
ルの間、第１の命令は書戻し段にあるであろうし、第２
の命令は実行段にあるであろうし、第３の段はデコード
段にあるであろうしかつ第４の命令はフェッチ段にある
であろう。直後に続くサイクルにおいては、第２の命令
は書戻し段にあるであろうし、第３の命令は実行段にあ
るであろうし、第４の命令はデコード段にあるであろう
し、かつ新しいまたは第５の命令はフェッチ段にあるで
あろう。
【０００４】このようなプロセッサはまた一般的に例外
ハンドラを含む。例外ハンドラもまた技術においてよく
知られている。例外ハンドラはルーチンでない命令を処
理するためにこのようなプロセッサにおいて利用される
。ルーチンでない命令はプロセッサにおいて例外状態と
して知られているものを引起こす。例外状態は、たとえ
ば、命令が無効の動作を呼出すとき、命令が０による除
算を呼出すとき、または命令の実行がオーバーフロまた
はアンダーフロ状態を引起こすであろうときに起こるか
もしれない。
【０００５】例外状態が命令の実行の間に注目されると
き、通常の処理は中断されかつプロセッサは進行中の現
在の各命令のプロセス状態を注目することによって中断
されたプロセスの脈絡を保全しなければならない。それ
から、例外ハンドラは例外状態の原因を決定するために
ソフトウェアルーチンを引起こしかつ例外が要求するい
かなる機能を達成することによって例外状態を処理しな
ければならない。例外状態が取扱われた後、それから、
プロセッサは例外状態が発生したとき各このような命令
に対するプロセスの点において処理されていた各命令の
ための通常のプロセスに戻らなければならない。
【０００６】先行技術のプロセッサは、例外状態を検出
すると、中断されたプロセスの脈絡を外部のメモリにそ
れをストアすることによって保全してきた。外部のメモ
リにおける中断されたプロセスの脈絡をストアすること
は増加された例外レーテンシーの形で問題を引起こし、
なぜならそれは例外の受信から例外ハンドラによる例外
の実行までに必要とされる時間を増加するからである。 これは、もしメモリアクセス時間がプロセッサレジスタ
アクセス時間と比べて長ければ特にそうである。
【０００７】例外レーテンシ問題を克服するために、１
つの先行技術のプロセッサは連続してその脈絡を内部の
レジスタに保全し、それらは例外が検出されると更新す
ることを妨げられる。それから例外ハンドラは直接例外
を実行することができ、なぜならプロセッサ脈絡は内部
のレジスタにおいて凍結されているからである。
【０００８】内部のレジスタの試みは例外レーテンシを
減少したのではあるが、例外ハンドラは第１のレベルの
例外、通常のプロセッサにおいて発生する例外を実行す
ることができるだけである。不幸にも、時々例外は例外
自身の実行の間に発生し得る。これらの例外は第２のレ
ベルの例外と呼ばれておりかつ特殊化された第１のレベ
ルの例外ハンドラソフトウェアが与えられない限りこの
ようなプロセッサによって取扱われることはできない。 ブレイクポイントを設定しかつプログラム流れをトレー
スするような標準の例外取扱ツールは使用されることが
できず、なぜなら例外はこのようなプロセッサにおいて
第１のレベルの例外の実行の間不能化されるからである
。結果として、第２のレベルの例外は検出されないかま
たは全く無視されるかのどちらかである。
【０００９】この発明は例外を取扱うことにおける前述
の問題を克服する。それは第２のレベルの例外が能率よ
く実行され得る手段を提供するだけでなくまた、例外レ
ーテンシの問題を避ける。
【００１０】
【発明の概要】したがってこの発明は、複数個の直列の
段を通る順に命令を直列に処理するための通常のプログ
ラム手段を含む改良されたプロセッサを提供する。プロ
セッサはさらに、そのそれぞれのプロセス段に従って進
行中の各命令をトラックするための通常のプログラム手
段に結合されている第１の手段を含みかつ処理されてい
る各命令が次の段に進むと更新可能である。プロセッサ
はさらに、通常のプログラム手段において発生する第１
のレベルの例外状態を処理するための複数個の段を通っ
て第１のレベルの例外処理命令を処理するための通常の
プログラム手段に結合されている例外ハンドラ手段を含
む。通常のプログラム手段が第１のレベルの例外状態の
処理が完了した後第１のレベルの例外状態の発生の点か
ら進行中の命令の処理を再開始することを許容するため
に例外ハンドラ手段が第１のレベルの例外状態を処理す
るとき、第１の手段が更新されるのを妨げるために例外
ハンドラ手段はまた第１の手段に結合されている。プロ
セッサはさらに、そのそれぞれのプロセス段に従って通
常のプログラム手段において進行中の各命令を第１の手
段と連絡し合ってトラックするための、例外ハンドラ手
段に結合された第２の手段を含む。第２の手段は第１の
手段と連絡し合って更新可能であり、かつそのそれぞれ
のプロセス段に従って進行中の各第１のレベルの例外処
理命令をトラックするための例外ハンドラ手段によって
第１のレベルの例外状態の処理の間、また更新可能であ
る。プロセッサはさらに、例外ハンドラ手段において発
生する第２のレベルの例外状態を処理するための第２の
レベルの例外処理命令を処理するための例外ハンドラ手
段に結合されているモニタ手段を含む。例外ハンドラ手
段が第２のレベルの例外状態の処理が完了した後第２の
レベルの例外状態の発生の点から進行中の第１のレベル
の例外処理命令の処理を再開始することを許容するため
にモニタ手段が第２のレベルの例外状態を処理するとき
、第２の手段が更新されるのを妨げるためにモニタ手段
は第２の手段に結合されている。
【００１１】新規であると考えられるこの発明の特徴は
前掲の特許請求の範囲において詳しく述べられている。 さらに他の利点およびそれの目的とともに、この発明は
添付に図面に関して解される以下の記述を参照すること
によって最もよく理解されてもよく、そのただ１つの図
において類似の参照符号は同一の要素を表わす。
【００１２】今、図１を参照すると、それはこの発明を
実施する改良された例外取扱手段を用いるプロセッサを
ブロック図形状において示す。プロセッサ１０は一般的
に通常のプログラム手段１２、第１の複数個のレジスタ
１４、例外ハンドラ１５、リードオンリメモリ１６、第
２の複数個のレジスタ１８、モニタ手段２０、第３のレ
ジスタ２２、第２のリードオンリメモリ２４、および現
在のプロセッサ状態レジスタ２６を含む。
【００１３】技術においてよく知られた態様においては
、通常のプログラム手段１２は通常のプログラム命令を
直列にかつ複数個の直列の段を通る順に処理する。好ま
しくは、直列の段はフェッチ段、デコード段、実行段、
および書戻し段を含む。各通常のプログラム命令がそれ
ぞれの唯一のアドレスでメモリにストアされている内部
のメモリ（図示せず）から通常のプログラム命令は得ら
れる。通常のプログラム手段１２はレジスタ２８、２９
および３０を含む第１の複数個のレジスタ１４に結合さ
れる。レジスタ２８、２９および３０はそれぞれプログ
ラムカウンタＰＣ　　０、ＰＣ　　１およびＰＣ　　２
を含んでもよい。
【００１４】第１の複数個のレジスタ２８ないし３０は
そのそれぞれのプロセス段に従って進行中の各通常のプ
ログラム命令をトラックする。この目的のために、レジ
スタ２８は現在デコード段にある命令のアドレスをスト
アすることに対して専用にされ、レジスタ２９は現在実
行段にある通常のプログラム命令のアドレスをストアす
ることに対して専用にされ、レジスタ３０は現在書戻し
段にある通常のプログラム命令のアドレスをストアする
ことに対して専用にされる。レジスタ２８ないし３０は
処理されている各命令が次のプロセス段に進むと連続的
に通常のプログラム手段によって更新される。
【００１５】図１から見られるように、通常のプログラ
ム手段１２は例外ハンドラ１５に接続される。例外ハン
ドラは、技術においてよく知られた態様において通常の
プログラム手段で発生する第１のレベルの例外状態を処
理するための複数個のプロセス段を通り第１のレベルの
処理命令を処理するように配置されている。例外ハンド
ラ１５は、リードオンリメモリ１６から得た第一のレベ
ルの処理命令を処理する。例外ハンドラ１５はまた、第
１の複数個のレジスタ２８ないし３０の各々に、例外状
態が検出されたときおよび例外ハンドラ１５が第１のレ
ベルの例外状態を処理する時間の間これらのレジスタが
更新されることを妨げるために結合されている。第１の
複数個のレジスタ２８ないし３０の凍結は、例外ハンド
ラ１５によって第１のレベルの例外状態の処理が完了し
た後進行中の通常のプログラム命令の処理を第１のレベ
ルの例外状態の発生の点から再開始することを通常プロ
グラミング手段に許容する。
【００１６】例外ハンドラ１５はまたレジスタ３１、３
２および３３を含む第２の複数個のレジスタ１８に結合
されている。レジスタ３１、３２および３３はそれぞれ
影のプログラムカウンタＳＰＣ　　０、ＳＰＣ　　１お
よびＳＰＣ　　２を含んでもよい。第２の複数個のレジ
スタ３１ないし３３は第１の複数個のレジスタ２８ない
し３０と同一でありかつ第１の複数個のレジスタと連絡
して通常のプログラム手段において進行中の各通常のプ
ログラム命令をトラックする。結果として、レジスタ３
１は現在デコード段にある通常のプログラム命令のアド
レスをストアすることに対して専用にされ、レジスタ３
２は現在実行段にある通常のプログラム命令のアドレス
をストアすることに対して専用にされ、かつレジスタ３
３は現在書戻し段にある通常のプログラム命令のアドレ
スをストアすることに対して専用にされる。結果として
、第２の組のレジスタ３１ないし３３は第１の複数個の
レジスタ２８ないし３０と連絡して更新可能である。
【００１７】第１の複数個のレジスタ２８ないし３０と
違って、第２の複数個のレジスタ３１ないし３３はまた
、例外ハンドラ１５が第１のレベルの例外状態を処理す
るとき第１のレベルの例外状態命令の処理の間例外ハン
ドラ１５によって更新可能である。結果として、例外ハ
ンドラ１５が第１のレベルの例外状態を処理するとき第
１の複数個のレジスタ１４は凍結されているが、レジス
タ３１は現在デコード段にある第１のレベルの例外処理
命令のアドレスをストアするだろうし、レジスタ３２は
現在実行段にある第１のレベルの例外処理命令のアドレ
スをストアするだろうし、かつレジスタ３３は現在書戻
し段にある第１のレベルの例外処理命令のアドレスをス
トアするだろう。結果として、第２の複数個のレジスタ
１８は、例外ハンドラが第１のレベルの例外状態を処理
するとき、例外ハンドラによって連続的に更新される。
【００１８】モニタ手段２０は例外ハンドラ１５に結合
される。モニタ手段２０は、例外ハンドラ１５において
発生する第２のレベルの例外状態を処理するための第２
のレベルの例外処理命令を処理するために配置されてい
る。前述のように、第２のレベルの例外は例外ハンドラ
１５自身に、それが第１のレベルの例外を取扱っている
間発生する例外である。第２のレベルの例外状態が検出
されたときおよびモニタ手段が第２のレベルの例外状態
を処理している時間の間、第２の複数個のレジスタ１８
が更新されるのを妨げるためにモニタ手段２０はまた第
２の複数個のレジスタ１８に結合される。これは、第２
のレベルの例外状態の処理が完了した後第２のレベルの
例外状態の発生の点から例外ハンドラ１５が進行中の第
１のレベルの例外処理命令の処理を再開始することを許
容する。
【００１９】当業者によって理解されるであろうように
、第２のレベルの例外取扱の間に会うことができるであ
ろうあり得る問題の１つは、置き違えられたまたは不正
確なベクトル表エントリである。これゆえ、および第２
のレベルの例外状態処理を１つの特定のハンドラに分離
するために、モニタ手段は多くの異なった例外−特定ハ
ンドラの１つにジャンプするよりむしろ１つの定められ
た場所で活性化される。モニタ手段２０は好ましくは、
すべてのあり得る第２のレベルの例外状態に対して活性
化されるよう配置される。第２のレベルの例外状態の原
因を決定するために、レジスタ２２には第２のレベルの
例外状態の原因を表わす多数−ビット二進ワードが与え
られる。レジスタ２２は、ここでは理由ベクトルレジス
タと呼ばれるが、第２のレベルの例外状態の原因につい
てモニタ手段２０に知らせるためにそこに入った多数−
ビット二進法ワードをモニタ手段２０に与えるためにモ
ニタ手段２０に結合される。
【００２０】モニタ手段２０はリードオンリメモリ２４
から得られた第２のレベルの例外処理命令を処理する。 それは、理由ベクトルレジスタ２２に含まれる多数−ビ
ットワードに応答して第２のレベルの例外処理命令を得
るためにリードオンリメモリ２４にアクセスする。
【００２１】現在のプロセッサ状態レジスタ２６は通常
のプログラム手段１２、例外ハンドラ１５およびモニタ
手段２０に結合される。それはプロセッサ１０の現在の
状態を示す多数−ビットワードをストアするために使用
される。レジスタ２６内にストアされた多数−ビットワ
ードは例外ハンドラビットを含み、それは例外ハンドラ
が第１のレベルの例外状態を処理するときに設定される
。例外ハンドラビットは、設定されたとき、例外ハンド
ラ１５が第１の複数個のレジスタ１４のさらなる更新を
妨げることを引起こす。結果として、レジスタ１４は第
１の複数個のレジスタ１４のさらなる更新を妨げるため
に設定された例外ハンドラビットに応答する。
【００２２】レジスタ２６においてストアされる多数−
ビットワードはさらに、第２のレベルの例外状態の発生
のときに設定されるモニタモードビットを含む。モニタ
モードビットは、設定されたとき、通常のプログラム手
段１２および例外ハンドラ１５にモニタ手段２０は第２
のレベルの例外状態を取扱う進行中であることを知らせ
る。
【００２３】レジスタ２６においてストアされる多数−
ビットワードはまたモニタ手段２０が第２のレベルの例
外状態を処理するとき設定される凍結−ビットを含む。 凍結−ビットが設定されたとき、モニタ手段２０は第２
の複数個のレジスタ１８が更新されることを妨げること
を引起こす。結果として、第２の複数個のレジスタ１８
は、第２の複数個のレジスタ１８のさらなる更新を妨げ
るために設定された凍結−ビットに応答する。
【００２４】モニタ手段２０が第２のレベルの状態の処
理を完了したとき、それはリードオンリメモリ２４から
中断戻り命令を得るだろう。この命令はモニタ手段が第
２の複数個のレジスタ１８にもう一度更新されることを
および例外ハンドラに第２の複数個のレジスタ１８にお
いて含まれている命令アドレスでの第１のレベルの例外
の処理を再び始めるのを許容することを引起こすであろ
う。同様に、例外ハンドラ１５が第１のレベルの例外状
態のその処理を完了するとき、それは第１の複数個のレ
ジスタ１４がもう一度更新されかつ通常のプログラム手
段が第１の複数個のレジスタ１４においてストアされる
通常のプログラム命令アドレスの処理を再開始すること
を引起こすであろう。これゆえに、この発明を実施する
プロセッサ１０は第２のレベルの例外状態を処理するこ
とができる。さらに、プロセッサ１０は第２のレベルの
例外状態を処理し、一方例外レーテンシを避けることが
でき、なぜなら進行中の命令のアドレスは内部のレジス
タにおいて即時に利用可能であるからである。
【００２５】前述のことから、この発明は改良された例
外取扱能力を有するプロセッサを提供することが見られ
る。当業者によって理解されるであろうように、モニタ
手段２０により、第１のレベルの例外ハンドラは他のい
かなる使用者によって書込まれるソフトウェアルーチン
と丁度同じようにデバックされることができる。この目
的のために、ブレイクポイントは第１のレベルの中断ハ
ンドラにおいて置かれることができかつブレイクポイン
トに達したときモニタ手段の活性化を引起こすであろう
。トレーストラップはまた、モニタ手段の活性化を強制
することができ、そのため第１のレベルの例外ハンドラ
はシングルステップにされることができる。
【００２６】この発明のさらに他の利点は、モニタ手段
２０が高められた誤り検出を提供するということである
。先行技術のプロセッサにおいては、例外を引起こすた
いていの命令は、プロセッサが第１のレベルの例外処理
状態にあるときに無視されていた。この発明により、こ
のような例外はモニタ手段の活性化を引起こし、これら
の誤りが検出されることを許容するであろう。
【００２７】前述のことに加えて、この発明は二重失敗
の回復を許容する。前の例外の脈絡保全の間に発生する
例外は二重失敗と呼ばれる。先行技術のプロセッサは二
重失敗を検出しなかったか、またはそれらから回復でき
なかったかのどちらかである。このような失敗が結果と
して生じる理由は、第１の例外の状態が完全に保全され
ていなかったからである。この発明により、第１のレベ
ルの例外状態または第２のレベルの例外状態のどちらか
が発生したときプロセス状態は連続的に保全されかつ凍
結される。結果として、二重失敗は十分に回復可能であ
る。
【００２８】この発明の特定の実施例が示されかつ記述
されてきたが、修正がなされてもよく、かつしたがって
、この発明の真の精神および範囲内に属するすべてのこ
のような変化および修正を前掲の特許請求の範囲におい
て覆うことが意図されている。
【図面の簡単な説明】
【図１】この発明を実施する改良された例外取扱手段を
用いる改良されたプロセッサの概略ブロック図である。
【符号の説明】
１０　　プロセッサ １２　　通常のプログラム手段 １４　　第１の複数個のレジスタ １５　　例外ハンドラ １８　　第２の複数個のレジスタ

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】　　複数個の直列の段を通って順に命令を
    直列に処理するための通常のプログラム手段と、そのそ
    れぞれのプロセス段に従って進行中の各命令をトラック
    するための前記通常のプログラム手段に結合される第１
    の手段とを含み、前記第１の手段は処理されている各前
    記命令が次の前記段に進むと更新可能であり、さらに前
    記通常のプログラム手段において発生する第１のレベル
    の例外状態を処理するための前記複数個の段を通り第１
    のレベルの例外処理命令を処理するための前記通常のプ
    ログラム手段に結合される例外ハンドラ手段を含み、前
    記例外ハンドラ手段はまた、第１のレベルの例外状態の
    処理が完了した後前記第１のレベルの例外状態の発生の
    点から前記通常のプログラム手段が進行中の前記命令の
    処理を再開始することを許容するために前記例外ハンド
    ラ手段が前記第１のレベルの例外状態を処理するとき、
    前記第１の手段が更新されることを妨げるように前記第
    １の手段に結合され、さらにその各々のプロセス段に従
    って前記通常のプログラム手段において進行中の各命令
    を前記第１の手段と連絡してトラックするための前記例
    外ハンドラ手段に結合される第２の手段を含み、前記第
    ２の手段は前記第１の手段と連絡して更新可能であり、
    かつそのそれぞれのプロセス段に従って進行中の各前記
    第１のレベルの例外処理命令をトラックするための前記
    例外ハンドラ手段による第１のレベルの例外状態の処理
    の間前記第２の手段はまた更新可能であり、さらに前記
    例外ハンドラ手段において発生する第２のレベルの例外
    状態を処理するための第２のレベルの例外処理命令を処
    理ための前記例外ハンドラ手段に結合されるモニタ手段
    を含み、前記モニタ手段はまた、第２のレベルの例外状
    態の処理が完了した後前記第２のレベルの例外状態の発
    生の点から前記例外ハンドラ手段が進行中の前記第１の
    レベルの例外処理命令の処理を再開始することを許容す
    るために前記モニタ手段が前記第２のレベルの例外状態
    を処理するとき、前記第２の手段が更新されることを妨
    げるために前記第２の手段に結合されている、改良され
    たプロセッサ。
  2. 【請求項２】　　前記複数個の直列段がフェッチ、デコ
    ード、実行および書戻し段を含む、請求項１に記載のプ
    ロセッサ。
  3. 【請求項３】　　前記第１の手段が第１の組のレジスタ
    を含む、請求項２に記載のプロセッサ
  4. 【請求項４】　　前記第１の組のレジスタがそのそれぞ
    れのプロセス段に従って進行中の各命令のアドレスをス
    トアするためのデコード、実行および書戻しレジスタを
    含む、請求項３に記載のプロセッサ。
  5. 【請求項５】　　前記第２の手段が第２の組のレジスタ
    を含む、請求項４に記載のプロセッサ。
  6. 【請求項６】　　前記第２の組のレジスタがそのそれぞ
    れのプロセス段に従って進行中の各命令のアドレスもま
    たストアするためのデコード、実行および書戻しレジス
    タを含む、請求項５に記載のプロセッサ。
  7. 【請求項７】　　前記モニタ手段に前記第２のレベルの
    例外処理命令を与えるための前記モニタ手段に結合され
    るストア手段をさらに含む、請求項６に記載のプロセッ
    サ。
  8. 【請求項８】　　前記ストア手段がリードオンリメモリ
    である、請求項７に記載のプロセッサ。
  9. 【請求項９】　　前記第２のレベルの例外状態の原因を
    示す多数−ビットワードをストアするためのおよび前記
    モニタ手段に前記多数−ビットワードを与えるための前
    記モニタ手段に結合される第３のレジスタをさらに含む
    、請求項７に記載のプロセッサ。
  10. 【請求項１０】　　前記モニタ手段が前記多数−ビット
    ワードに応答して前記ストア手段から前記第２のレベル
    の例外処理命令を得るために配置される、請求項６に記
    載のプロセッサ。
  11. 【請求項１１】　　前記プロセッサの現在の状態を示す
    多数−ビットワードをストアするためのストア手段をさ
    らに含み、前記ストア手段は前記通常のプログラム手段
    、前記例外ハンドラおよび前記モニタ手段に結合される
    、請求項６に記載のプロセッサ。
  12. 【請求項１２】　　前記多数−ビットワードは例外ハン
    ドラビットを含み、前記例外ハンドラビットは前記例外
    ハンドラが第１のレベルの例外状態を処理するとき設定
    されかつ前記第１の組のレジスタはそれのさらなる更新
    を妨げるために設定される前記例外ハンドラビットに応
    答する、請求項１１に記載のプロセッサ。
  13. 【請求項１３】　　前記多数−ビットワードはさらにモ
    ニタモードビットを含み、前記モニタモードビットは第
    ２のレベルの例外状態の発生のときに設定される、請求
    項１２に記載のプロセッサ。
  14. 【請求項１４】　　前記多数−ビットワードはさらに凍
    結ビットを含み、前記凍結ビットは前記モニタ手段が第
    ２のレベルの例外状態を処理するとき設定され、かつ前
    記第２の組のレジスタはそれのさらなる更新を妨げるた
    めに設定される前記凍結ビットに応答する、請求項１３
    に記載のプロセッサ。
  15. 【請求項１５】　　直列のフェッチ、デコード、実行お
    よび書戻し段を通って順に命令を直列に処理するための
    通常のプログラム手段と、そのそれぞれのプロセス段に
    従って進行中の各命令のアドレスをストアするための、
    前記通常のプログラム手段に結合される第１の組のデコ
    ード、実行および書戻しプログラムレジスタとを含み、
    処理されている各前記命令が次の前記段に進むと前記レ
    ジスタは更新可能であり、さらに前記通常のプログラム
    手段において発生する第１のレベルの例外状態を処理す
    るための前記フェッチ、デコード、実行および書戻し段
    を通り第１のレベルの例外処理命令を処理するための前
    記通常のプログラム手段に結合される例外ハンドラ手段
    を含み、前記例外ハンドラ手段はまた、第１のレベルの
    例外状態の処理が完了した後前記第１のレベルの例外状
    態の発生の点から前記通常のプログラム手段が進行中の
    各命令の処理を再開始することを許容するために前記例
    外ハンドラ手段が前記第１のレベルの例外状態を処理す
    るとき、前記第１の組のレジスタが更新されることを妨
    げるために前記第１の組のデコード、実行および書戻し
    レジスタに結合され、さらにそのそれぞれのプロセス段
    に従って前記通常のプログラム手段において進行中の各
    命令のアドレスを前記第１の組のレジスタと連絡してス
    トアするための、前記例外ハンドラ手段に結合される第
    ２の組のデコード、実行および書戻しレジスタを含み、
    前記第２の組のレジスタは前記第１の組のレジスタと連
    絡して更新可能であり、かつ前記第２の組のレジスタは
    また、そのそれぞれのプロセス段に従って進行中の各前
    記第１のレベルの例外処理命令のアドレスをストアする
    ための前記例外ハンドラ手段による第１のレベルの例外
    状態の処理の間更新可能であり、さらに前記例外ハンド
    ラ手段において発生する第２のレベルの例外状態を処理
    するための第２のレベルの例外処理命令を処理するため
    の、前記例外ハンドラ手段に結合されるモニタ手段を含
    み、第２のレベルの例外状態の処理が完了した後前記第
    ２のレベルの例外状態の発生の点から前記例外ハンドラ
    手段が進行中の前記第１のレベルの例外処理命令の処理
    を再開始することを許容するために前記モニタ手段が前
    記第２のレベルの例外状態を処理するとき、前記第２の
    組のレジスタが更新されることを妨げるために、前記モ
    ニタ手段はまた前記第２の組のデコード、実行および書
    戻しレジスタに結合される、改良されたプロセッサ。
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