JPS59114637A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59114637A JPS59114637A JP22379782A JP22379782A JPS59114637A JP S59114637 A JPS59114637 A JP S59114637A JP 22379782 A JP22379782 A JP 22379782A JP 22379782 A JP22379782 A JP 22379782A JP S59114637 A JPS59114637 A JP S59114637A
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- Japan
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- arithmetic unit
- address
- additional mechanism
- control memory
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は付加機構を設置して性能向上を図っているデー
タ処理装置に関し、許しくに、同一命令の実行を、付加
機構で実行するだめのマイクロプログラムと処理装置本
体の内部機構で実行するためのマイクロプログラムの制
御メモリへの配置方法に関するものである。
タ処理装置に関し、許しくに、同一命令の実行を、付加
機構で実行するだめのマイクロプログラムと処理装置本
体の内部機構で実行するためのマイクロプログラムの制
御メモリへの配置方法に関するものである。
データ処理装置の性能向上を図る方法の一つに、例えば
筒速演算機構を付加機構として持ち、浮動小数点演算命
令を該付加機構を使用して尚速に処理する方法がある。
筒速演算機構を付加機構として持ち、浮動小数点演算命
令を該付加機構を使用して尚速に処理する方法がある。
このような付加機構を持つデータ処理装置では、付加機
構でマシンチェック等が発生した時、収付加機構を自動
的に切離し、付加機構で行っていた命令の処理を処理装
置ｘ本体の内部１ａ構で続行させることになる。このた
め、例えは浮動小数点演算命令のマイクロフログラムと
して、付加機構浮動作詩用と切離し動作時用の２種類の
マイクロプログラムが必要となる。
構でマシンチェック等が発生した時、収付加機構を自動
的に切離し、付加機構で行っていた命令の処理を処理装
置ｘ本体の内部１ａ構で続行させることになる。このた
め、例えは浮動小数点演算命令のマイクロフログラムと
して、付加機構浮動作詩用と切離し動作時用の２種類の
マイクロプログラムが必要となる。
ところで、従来はこのような２種類のマイクロプログラ
ムを制御メモリ上に初めから準備しておき、付加機構の
使用の可／不可により、いずれかのマイクロプログラム
を使用するようにしていた。
ムを制御メモリ上に初めから準備しておき、付加機構の
使用の可／不可により、いずれかのマイクロプログラム
を使用するようにしていた。
この為、高速演算機構等を付加したデータ処理装置で、
マシンチェック発生の場合、付加機構を切離して処理の
続行を行うには、制御メモリの容量増加が必要であると
いう欠点があった。
マシンチェック発生の場合、付加機構を切離して処理の
続行を行うには、制御メモリの容量増加が必要であると
いう欠点があった。
本発明の目的は、付加機構をオプションとして持つデー
タ処理装置において、制御メモリを増加させることなく
、句加４ｍＭでのマシンチェック発生時、付加機構を切
離して処理を続行する方式を提供することにある。
タ処理装置において、制御メモリを増加させることなく
、句加４ｍＭでのマシンチェック発生時、付加機構を切
離して処理を続行する方式を提供することにある。
本発明の要点は、付加機構動作時のマイクロプログラム
と伺加慎構切離し動作時のマイクロプログラムを、制卸
メモリの領域の一部でオーバレイ構造に配置するもので
ある。
と伺加慎構切離し動作時のマイクロプログラムを、制卸
メモリの領域の一部でオーバレイ構造に配置するもので
ある。
実施例
第１図は本発明の一実施例のブロック図である。
第１図において、破線で囲まれた１０ｏが本体処理装置
、１８０が付加機構である高速演算装置を示す。
、１８０が付加機構である高速演算装置を示す。
高速演算装置１８０には浮動小数点レジスタ１０．デコ
ーダ１１、演算器１２が含まれる。１２０は本体処理装
置内部にある汎用演算装置を示し、浮動小数点レジスタ
７、演算器８、デコーダ９が含まれる。
ーダ１１、演算器１２が含まれる。１２０は本体処理装
置内部にある汎用演算装置を示し、浮動小数点レジスタ
７、演算器８、デコーダ９が含まれる。
命令レジスタ１に命令がセットされると、デコーダ２は
該命令のオペレーションコートヲテコードして、その命
令の実行を司どるマイクロプログラムが格納されている
制御メモリ（Ｃ８）５のアドレス（ＣＳアドレス）を出
力する。一方、高速演算装置１８０が使用可能か否かは
レジスタ８に表示されている。アドレス決定回路４は表
示レジスタ８の出力により、デコー遡゛２で求まったＣ
ＳアドレスをそのままＣ８５のアドレスとするか、ある
いは、デコーダ２で求まったＣＳアドレスに成る値シフ
トしたものをＣ８５のアドレスとするか決定する回路で
、例えは、ＩｇｊＪＩＸ８演算装置１８０が不動作の場
合はデコーダ２のＣＳアドレスを選択し、ム速演算装置
１８０が動作している時は、デコーダ２のＣＳアドレス
に成る値シフトしたものを選択する。Ｃ８５のマイクロ
プログラム配置については後述する。
該命令のオペレーションコートヲテコードして、その命
令の実行を司どるマイクロプログラムが格納されている
制御メモリ（Ｃ８）５のアドレス（ＣＳアドレス）を出
力する。一方、高速演算装置１８０が使用可能か否かは
レジスタ８に表示されている。アドレス決定回路４は表
示レジスタ８の出力により、デコー遡゛２で求まったＣ
ＳアドレスをそのままＣ８５のアドレスとするか、ある
いは、デコーダ２で求まったＣＳアドレスに成る値シフ
トしたものをＣ８５のアドレスとするか決定する回路で
、例えは、ＩｇｊＪＩＸ８演算装置１８０が不動作の場
合はデコーダ２のＣＳアドレスを選択し、ム速演算装置
１８０が動作している時は、デコーダ２のＣＳアドレス
に成る値シフトしたものを選択する。Ｃ８５のマイクロ
プログラム配置については後述する。
Ｃ８５から読み出されたデータ（マイクロ館令）はデー
タレジスタ６にセットされ、高速演算装置１８０あるい
は本体処理装置内の汎用演算装置１２０に与えられる。
タレジスタ６にセットされ、高速演算装置１８０あるい
は本体処理装置内の汎用演算装置１２０に与えられる。
すなわち、高速演算装置１８０が使用可の場合は、浮動
小数点命令がデコードされる都度□、データレジスタ６
の内容を高速演算装置１８０のデコーダ１１でデコード
し、浮動小数点レジスタｌＯ１演算器１２を制御する。
小数点命令がデコードされる都度□、データレジスタ６
の内容を高速演算装置１８０のデコーダ１１でデコード
し、浮動小数点レジスタｌＯ１演算器１２を制御する。
この高速演算装置１８０が動作している時は、汎用演算
装置１２０は使用されない。又、尚運演算装置１８０が
使用不可の場合は、浮動小数点命令がデコードされても
、デコーダ９でデータレジスタ６の内容をデコードし、
汎用演算装置１２０を使用して該浮動小数点命令を処理
する。
装置１２０は使用されない。又、尚運演算装置１８０が
使用不可の場合は、浮動小数点命令がデコードされても
、デコーダ９でデータレジスタ６の内容をデコードし、
汎用演算装置１２０を使用して該浮動小数点命令を処理
する。
第２図は第１図における衣ホレジスタ８の具体的ｍ１例
を示したものである。図中、８０１は高速演算装置１８
０が接続されている時″１”になるラッチ、８０２は高
速演算装置１８０を切離す時″′１”になるランチ、８
０８は反転回路、８０４はアンドゲートである。すなわ
ち、アンドゲート８０４の出力８０５力？１”の時、高
速演算装置１８０が正常に動作していることを示し、こ
の場合、第１図のアドレス決定回路４は、デコーダ２で
浮動小数点命令かデコードされると、高速演算装置１８
０を制御するマイクロプログラムのＣＳアドレスを生成
するようになっている。
を示したものである。図中、８０１は高速演算装置１８
０が接続されている時″１”になるラッチ、８０２は高
速演算装置１８０を切離す時″′１”になるランチ、８
０８は反転回路、８０４はアンドゲートである。すなわ
ち、アンドゲート８０４の出力８０５力？１”の時、高
速演算装置１８０が正常に動作していることを示し、こ
の場合、第１図のアドレス決定回路４は、デコーダ２で
浮動小数点命令かデコードされると、高速演算装置１８
０を制御するマイクロプログラムのＣＳアドレスを生成
するようになっている。
第８図及び第４図は本発明の中心をなすＣ８のオーバレ
イ構造を示したもので、第８図は第２図の出力８０５が
６１”のときのＣ８構造、第４図は０″のときのＣ８構
造である。図中、５０１は付加装置の接続の有無に関係
ない共通領域である。５０２と５０８がＣ８上でオーバ
レイ構造になる浮動小数点命令マイクロプログラムの領
域で、５０２は８０５＝″′１″のとき、５０８は８０
５＝″０”の時、それぞれＣＳ上にロードされる。また
、同じ浮動小数点命令に対して、前述したように、８０
５の値によって異なるＣＳアドレスか与えられ、これが
その命令を処理するマイクロプログラムの先頭アドレス
となる。例えば、本実施例では、８０５＝″１”のとき
ＢＸＸ”番地か、３０５＝″０”のときＡＸＸ”番地が
、それぞれ与えられる。
イ構造を示したもので、第８図は第２図の出力８０５が
６１”のときのＣ８構造、第４図は０″のときのＣ８構
造である。図中、５０１は付加装置の接続の有無に関係
ない共通領域である。５０２と５０８がＣ８上でオーバ
レイ構造になる浮動小数点命令マイクロプログラムの領
域で、５０２は８０５＝″′１″のとき、５０８は８０
５＝″０”の時、それぞれＣＳ上にロードされる。また
、同じ浮動小数点命令に対して、前述したように、８０
５の値によって異なるＣＳアドレスか与えられ、これが
その命令を処理するマイクロプログラムの先頭アドレス
となる。例えば、本実施例では、８０５＝″１”のとき
ＢＸＸ”番地か、３０５＝″０”のときＡＸＸ”番地が
、それぞれ与えられる。
すなわち、高速演算装置１３０が動作可であれば、８０
５＝”ｌ”となり、この時、Ｃ８５には第８図の５０２
がロードされていて、浮動小数点命令か来るとＢＸＸ”
番地に分岐する。Ｃ８５の内容は第１図のデータレジス
タ６に読み出されデコーダ１１で解読されて演算器１２
を制御する。この時、デコーダ９の結果は演算器８の動
作を禁止する。両速演算装置１８０でマシンチェックが
検出されて、切離す事になると、８０５が０”にセット
される。８０５が１”から０”に変化したことにより、
Ｃ８５のオーバレイ領域は第４図の５０８に置き変えら
れる。８０５＝″′０”であるから、命令に対するＣＳ
アドレスは”ＡＸＸ″番地が与えられる。この場合、デ
ータレジスタ６に読み出されたデータはデコーダ９で解
読されて、演算器８を制御する。一方、デコーダ１１の
デコード結果はノー・オペレーションで、演算器１２は
動作しない。また、本体内部の汎用演算装置１２０を使
用して命令を再実行する前に浮動小数点レジスタ１０の
内容は７に移し賛えられる。
５＝”ｌ”となり、この時、Ｃ８５には第８図の５０２
がロードされていて、浮動小数点命令か来るとＢＸＸ”
番地に分岐する。Ｃ８５の内容は第１図のデータレジス
タ６に読み出されデコーダ１１で解読されて演算器１２
を制御する。この時、デコーダ９の結果は演算器８の動
作を禁止する。両速演算装置１８０でマシンチェックが
検出されて、切離す事になると、８０５が０”にセット
される。８０５が１”から０”に変化したことにより、
Ｃ８５のオーバレイ領域は第４図の５０８に置き変えら
れる。８０５＝″′０”であるから、命令に対するＣＳ
アドレスは”ＡＸＸ″番地が与えられる。この場合、デ
ータレジスタ６に読み出されたデータはデコーダ９で解
読されて、演算器８を制御する。一方、デコーダ１１の
デコード結果はノー・オペレーションで、演算器１２は
動作しない。また、本体内部の汎用演算装置１２０を使
用して命令を再実行する前に浮動小数点レジスタ１０の
内容は７に移し賛えられる。
本実施例によれば、マシンチェックによる高速演算装置
の切離しなＣ８の増加なしに実現できる。
の切離しなＣ８の増加なしに実現できる。
次に、Ｃ８上にロードされているマイクロプログラムと
ノ・−ドウエアの動作状態のチェック機能について説明
する。第８図の５０２がロードされている時、正常なら
ｆ３０５＝”ｌ”でＢＸＸ”が指定される。この時、例
えば第１図のアドレス決定回路４の論理の不良により、
誤まってＡＸＸ”を指定した時は、エラー処理のルーチ
ンに分離するように、５０２の中に相手側の各浮動小数
点命令マイクロプログラムの先頭アドレスを用意してお
く。
ノ・−ドウエアの動作状態のチェック機能について説明
する。第８図の５０２がロードされている時、正常なら
ｆ３０５＝”ｌ”でＢＸＸ”が指定される。この時、例
えば第１図のアドレス決定回路４の論理の不良により、
誤まってＡＸＸ”を指定した時は、エラー処理のルーチ
ンに分離するように、５０２の中に相手側の各浮動小数
点命令マイクロプログラムの先頭アドレスを用意してお
く。
誤まったＣＳアドレスにアクセスすると、まず８０５の
値をテストし、ノ１−ドウエア動作状態とＣ８５にロー
ドされているマイクロプログラムとの組み合せが正しい
かチェックする。組合せか正しければ、ハードウェアの
故障として処理する。組合せが間違っていれば、・別の
マイクロプログラムの再ロードして処理を続行する。
値をテストし、ノ１−ドウエア動作状態とＣ８５にロー
ドされているマイクロプログラムとの組み合せが正しい
かチェックする。組合せか正しければ、ハードウェアの
故障として処理する。組合せが間違っていれば、・別の
マイクロプログラムの再ロードして処理を続行する。
以上の機能より、性能を落さずに、ノ・−ドウエアとマ
イクロプログラムの組合せのチェックができる。
イクロプログラムの組合せのチェックができる。
本発明によれば、Ｃ８の一部をオーバーレイ構造にする
ことにより、付加機構を接続したり、あるいはマシンチ
ェックを起こした付加機構を切離したりするのに、Ｃ８
容量を増すことなくマイクロプログラムを格納できる効
果かある。更に、ノ・−ドウエアの動作状態とＣ８上に
ロードされているマイクロプログラムの組合せのチェッ
ク機能を有する為、信頼性を良くできる。
ことにより、付加機構を接続したり、あるいはマシンチ
ェックを起こした付加機構を切離したりするのに、Ｃ８
容量を増すことなくマイクロプログラムを格納できる効
果かある。更に、ノ・−ドウエアの動作状態とＣ８上に
ロードされているマイクロプログラムの組合せのチェッ
ク機能を有する為、信頼性を良くできる。
第１図は本発明の一実施例の全体ブロック図、第２図は
第１図における表示レジスタ８の詳細図、第８図及び第
４図は第１図における制御メモリ５のオーバレイ構造を
説明する図である。 １００・・・本体処理装置、１２０・・・本体内部の汎
用演算装置、１８０・・・高速演算装置、１・・・命令
レジスタ、２．９．１１・・・デコーダ、８・・・表示
レジスタ、４・・・アドレス決定回路、５・・・制御メ
モリ、６・・・データレジスタ、７．１０・・・小数点
レジスタ、８．１２・・・演算器、５０１・・・共通領
域、５０２．５０Ｂ・・・オーバレイ領域。 第２図 第３図 ら
第１図における表示レジスタ８の詳細図、第８図及び第
４図は第１図における制御メモリ５のオーバレイ構造を
説明する図である。 １００・・・本体処理装置、１２０・・・本体内部の汎
用演算装置、１８０・・・高速演算装置、１・・・命令
レジスタ、２．９．１１・・・デコーダ、８・・・表示
レジスタ、４・・・アドレス決定回路、５・・・制御メ
モリ、６・・・データレジスタ、７．１０・・・小数点
レジスタ、８．１２・・・演算器、５０１・・・共通領
域、５０２．５０Ｂ・・・オーバレイ領域。 第２図 第３図 ら
Claims (1)
- 【特許請求の範囲】 １１） 同一命令の実行を付加機構の有無にまり、付
加機構を接続している時は付加機構を使用して畠遂に処
理し、付加機構を接続しない時は本体内部機構で処理す
る形式のデータ処理装置に２・いて、オーバレイ構造の
マイクロプログラム格納用制御メモリと、前記付加機構
が動作可能状態か否かを表示するラッテ乞持ち、前記ラ
ッチの状態により、付加機構用のマイクロプログラムと
付加機構を接続しないときのマイクロプログラムのいず
れが一方を前記制御メモリのオーバレイ領域にロードし
て命令を実行することを特徴とするデータ処理装置。 （２）前記制御メモリ上でオーバレイ構造になっている
マイクロプログラムにより、制御メモリにロードされて
いるマイクロプログラムと前記ラッチの状態の組会せか
正しいか否かをチェックすることを特徴とする特許請求
の範囲第１項記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379782A JPS59114637A (ja) | 1982-12-22 | 1982-12-22 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22379782A JPS59114637A (ja) | 1982-12-22 | 1982-12-22 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59114637A true JPS59114637A (ja) | 1984-07-02 |
| JPH0373008B2 JPH0373008B2 (ja) | 1991-11-20 |
Family
ID=16803865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22379782A Granted JPS59114637A (ja) | 1982-12-22 | 1982-12-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114637A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297032A (ja) * | 1985-10-23 | 1987-05-06 | Yokogawa Hewlett Packard Ltd | プレシフタを備えたコンピユ−タ |
| JPS6297039A (ja) * | 1985-10-23 | 1987-05-06 | Yokogawa Hewlett Packard Ltd | 情報処理装置 |
| JPS6419428A (en) * | 1987-07-15 | 1989-01-23 | Nec Corp | Bit string converting circuit |
| JPH0394338A (ja) * | 1989-09-07 | 1991-04-19 | Nec Eng Ltd | 演算処理装置の障害処理システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4896260A (ja) * | 1972-03-24 | 1973-12-08 | ||
| JPS5298438A (en) * | 1976-02-14 | 1977-08-18 | Hitachi Ltd | Micro program load |
-
1982
- 1982-12-22 JP JP22379782A patent/JPS59114637A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4896260A (ja) * | 1972-03-24 | 1973-12-08 | ||
| JPS5298438A (en) * | 1976-02-14 | 1977-08-18 | Hitachi Ltd | Micro program load |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297032A (ja) * | 1985-10-23 | 1987-05-06 | Yokogawa Hewlett Packard Ltd | プレシフタを備えたコンピユ−タ |
| JPS6297039A (ja) * | 1985-10-23 | 1987-05-06 | Yokogawa Hewlett Packard Ltd | 情報処理装置 |
| JPS6419428A (en) * | 1987-07-15 | 1989-01-23 | Nec Corp | Bit string converting circuit |
| JPH0394338A (ja) * | 1989-09-07 | 1991-04-19 | Nec Eng Ltd | 演算処理装置の障害処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373008B2 (ja) | 1991-11-20 |
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