SU763902A1 - Микропрограммный процессор с самодиагностикой - Google Patents

Description

Изобретение относитс  к цифрово вычислительной технике и может быть применено в электронной вычислительной машине. Известны микропрограммные проце соры с самодиагностикой, содержащие задублированные блоки обработки и локальные пам ти, блок упр лени  и основную пам ть til 2 . Не достатком известных процессоров  вл етс  то, что дл  обеспечени  их работоспособности при отказах оборудовани  требуетс  дополнитель ное резервирование на уровне устро ств и разработка специальных программ отключени /подключени  резер вных процессоров. Наиболее близким техническим ре шением к данному устройству  вл етс  микропрограммный процессор с самодиагностикой 3, содержащий первую и вторую локальные пам ти с первым и вторым б;юками обработки , коммутатор и компаратор данных триггер управлени , основную пам ть с регистрами адреса и данных, микропрограммную пам ть с узлами формировани  адреса и микроопераций . Недостатком известного решени   вл етс  сложность оборудовани  контрол  и восстановлени  работоспособности процессора при возникновении отказа. Цель изобретени  - упрощение процессора. Эта цель достигаетс  тем, что микропрограммный процессор с самодиагностикой , содержащий первую и вторую локальные , выходы которых соединены соответственно с информационными входами первого и второго блоков обработки данных, выходы которых соединены соответственно с первыми информационными входсьми первой и второй локальных пам тей, с первыми и вторыми информационными входами коммутатора данных и компаратора данных, управл ющий вход коммутатора данных соединен с выходом триггера управлени , выход KOMiviyTaTopa данных соединен с информационным входом основной пам ти, первый управл ющий вход которой .соединен с первым выходом управлени  узла формировани  микроопераций, с управл ющими входами регистра адреса, первого и второго блоков обработки данных, первой и второй локальных пам тей, вторые информационные входы первой и второй локальных пам тей соединены с разр дным выходом регистра данных, с информационным входом регистра адреса и с первым информационным входом узла формировани  адреса, управл ющий вход которого соединен со вторым выходом управлени  узла формировани  микроопераций, вход которого соединен с выходом микропрограммной пам ти, вход которой соединен с выходом узла формировани  адреса, разр дный выход регистра адреса соединен с адресным входом основной пам ти, выход которой соединен с пе вым информационным входом регистра данных, содержит первый и второй те товые компараторы, первый и второй регистры результатов теста, генератор эталона, регистр возврата и пам ть разгрузки, к первому и второ му информационным входам которой подключены, соответственно, выход коммутатора данных и разр дный выход регистра возврата, к адресному и управл ющему входам пам ти разгрузки подключены разр дный выход регистра адреса и первый выход управлени  узла формировани  микроопераций соответственно, а к выходу пам ти разгрузки - второй информационный вход регистра данных, третий выход управлени  узла формировани  микроопераций соединен со входом триггера управлени , выход узла формировани  адреса соединен с информационным входом регистра возврата, выход компаратора данных подключен ко второму информационному входу узла формировани  адреса к управл ющему входу регистра возврата и ко второму управл ющему вхо ду основной пам ти, четвертый выход управлени  узла формировани  микроопераций соединен со входом генератора эталона, выход которого подключен к первым входам первого и второго тестовых компараторов, ко вторым входам которых подключены с ответственно выходы первого и втор го блоков обработки данных, второй выход управлени  узла формировани  микроопераций соединен с управл ющими входами первого и второго ре гистров результатов теста, к информационным входам которых подклю чены соответственно выходы первого а второго тестовых компараторов, а выходы первого и второго регистров результатов теста соединены соотве ственно с третьим и четвертым информационными входами узла формиро ни  адреса. Сохранение работоспособности пр цессора при обг аружении отказа обо рудовани  обеспечиваетс  автоматической перезаписью состо ни  всех запоминающих элементов процессора в пагл ть разгрузки, причем дл  дублированных блоков запись состо ни  каждой половины дубл  производитс  раздельно. После перезаписи начинаетс  выполнение диагностического теста, по результатам которого устанавливаютс  первый и второй регистры результатов теста, что позвол ет локализовать неисправную половину дубл . Затем в процессоре восстанавливаетс  состо ние, в котором находилась исправна  половина дубл  в момент обнаружени  отказа , и выполнение вычислений продолжаетс . При использовании данного устройства на аппаратуру блоков обработки данных и локальных пам тей возлагаютс  только рабочие функции по хранению и обработке данных, что позвол ет использовать дл  реализации указанных блоков типовые средние и большие интегральные схемы. На чертеже показана структурна  схема предложенного процессора. В состав процессора вход т: перва  локальна  пам ть 1, втора  локальна  пам ть 2, первый блок 3 обработки данных, второй блок 4 обработки данных, компаратор 5 данных , коммутатор 6 данных, первый тестовый компаратор 7, второй тестовый компаратор 8, основна  пам ть 9, пам ть разгрузки 10, регистр 11 адреса, регистр 12 данных, узел 13 формировани  адреса, регистр 14 возврата, микропрограммна  пам ть 15, узел 16 формировани  микроопераций, первый регистр 17 результатов теста, второй регистр результатов теста 18, триггер управлени  19., генератор эталона 20. Процессор работает следующим образом . При выполнении программы команды считываютс  из основной пам тн 9 в регих:тр данных 12. Код операции из регистра данных 12 поступает в узел 13 формировани  адреса . По выработанному в этом узле адресу из микропрограммной пам ти 15 считываетс  перва  микрокоманда микропрограммы обработки операндов дл  данной команды. При выполнении микропрограммы обработки операндов узел 16 формировани  микроопераций вырабатывает управл ющие воздействи , по которым операнды дл  данной команды считываютс  из основной пам ти 9 и через регистр данных 12 записываютс  в первую и вторую локальные Пс1м ти 1 и 2 параллельно. Если в процессоре отсутствуют неисправности , то в каждый данный момент перва  и втора  локальные Пс1М ти 1 и 2 хран т одинаковую информацию. В ходе обработки операнды поступают из первой и второй локальных пам тей 1 и 2 в первый

3 и второй 4 блоки обработки данных параллельно и независимо, причем дл  этих блоков узлом 16 формировани  микроопераций задаетс  выполнение одинаковых операций. Результат обработки в зависимости от выполн емой команды записываетс  либо в первую и вторую локальные пам ти 1 и 2, либо в основную пам ть 9 через коммутатор 6 данных. Таким образом, первым 3 и вторым 4 блоками обработки данных выполн етс  параллельна  обработка одинаковых данных. При отсутствии неисправности триггер управлени  19 может быть установлен в произвольное состо ние например в единичное, при котором через коммутатор б данных разрешаетс  прохождение информации с выхода первого блока 3 обработки данных

Предположим, что при запуске процессора (например, после включени  питани ) триггер управлени  19 устанавливаетс  в единичное состо ние. Компаратор 5 данных сравнивает результаты обработки данных в первом 3 и втором 4 блоках обработки данных; при совпадении результатов никаких специальных действий в процессоре не предпринимаетс  и вычислени  продолжаютс . Если в первом 3 или втором 4 блоке обработке данных либо в первой 1 или второй 2 локальной пам ти происходит отказ, компаратор 5 данных обнаружит этот отказ из-за расхождени  в результатах обработки, ртказ может быть обнаружен немедленно после его возникновени  или со значительной временной задержкой. Независимо от наличи  или отсутстви  задержки к моменту обнаружени  отказа в основной пам ти 9 будут находитьс  корректные команды и данные, даже если триггер управлени  19 в течение времени задержки установлен в состо ние, соответствующее разрешению прохождени  в основную пам ть 9 информации с выхода неисправного блока. Это обусловлено тем, что компаратор 5 данных разрешает выполн ть запись информации в основную пам ть 9 только при совпадении сигналов на выходах первого 3 и второго 4 блоков обработки данных. Кроме этого, в момент обнаружени  отказа исправные блок обработки данных и локальна  пам ть содержат корректную информацию, соответствующую данному моменту обработки. При срабатывании компаратора 5 данных (обнаружен отказ) дл  адресации микрпрограммной пам ти 15 формируетс  начальный адрес микропрограммы обработки отказа узлом 13 формировани  адреса.

Адрес микрокоманды, котора  должна была выполн тьс  следующей, если

бы отказ не был обнаружен, запоминаетс  в регистре 14 возврата. Кроме того, в оановную пам ть 9 выдаетс  сигнал, временно блокирующий выполнение операции записи дл  Предотвращени  ошибочного искажени  данных в пам ти. Блокировка устанавливаетс  только в том случае , когда в последней выполненной микрокоманде была указана, микроопераци  записи в основную пам ть

10 9; она автоматически вызывает выполнение записи в основную пам ть 9 в конце микропрограммы обработки отказа.

15

Дл  микропрограммы обработки отказа в пам ти разгрузки 10 предусматриваетс  три области  чеек. Перва  область предназначена дл  сохранени  адреса микрокоманды,

0 перед-выполнением которой в процессоре обнаружен отказ, а также дл  сохранени  содержимого регистра 11 адреса. Втора  область служит дл  сохранени  содержимого первой локальной пам ти 1 и всех элементов

5 пам ти первого блока 3 обработки данных. Треть  область аналогична второй и используетс  дл  сохранени  состо ни  второй локальной пам ти 2 и второго блока 4 обработки

0 данных.

При выполнений микропрограммы o6pa6oTKji отказа блокируетс  реакци  узла 13 формировани  адреса на

5 сигналы с выхода компаратора 5 данных и происходит запоминание содержимого регистра 14 возврата и регистра 11 адреса в первой области пам ти разгрузки 10, затем по

0 единичному состо нию триггера управлени  19 во вторую область пам ти разгрузки 10 переписываетс  информаци  о состо нии всех запоминающих элементов первого блока 3 обработки данных (например, выход5 ной регистр блока обработки, состо ние переноса, переполнени  и т.п.) и содержимое первой локешьной пам ти 1. После этого триггер управлени  19 устанавливаетс  в

0 нулевое состо ние и в третью об ласть пам ти разгрузки 10 переписываетс  состо ние второго блока 4 обработки данных и второй локальной пам ти 2. Таким образом, сос5 то ние всех запоминающих элементов процессора сохран етс  в пам ти разгрузки 10, причем корректное состо ние записано либо во вторую; либо в третью область пам ти разгрузки 10, в зависимости от места

0 отказа.

Локализаци  места отказа выполн етс  микропрограммным диагностическим тестом, которому передает управление микропрогрс1мма обработки

5

отказа. Диагностический тест выполн етс  путем передачи тестовой информации в первую и вторую локальные пам ти 1 и 2, в первый 3 и второй 4 блоки обработки данных, затем блокам обработки задаетс  определенна  функци . Результаты выполнени  этой функции в первом 3 и втором 4 блоках обработки данных раздельно подаютс  на входы первого и второго тестовых компараторов 7 и 8. Этими компараторами действительные результаты обработки данных в блоках 3 и 4 сравниваютс  с ожидаемыми в результате тестировани  (эталонными ) / которые подготавливаютс  генератором эталона 20 по микроопераци м узла 16 формировани  микроопераций . Результаты сравнени  в первом и втором тестовых компараторах 7 и 8 накапливаютс  первым 17 и вторым 18 регистрами результатов теста Весь диагностический тест состоит из целого р да тестовых проверок, результат каждой из которых фиксируетс  отдельным битом первого 17 и второго. 18 регистров результатов теста. После завершени  выполнени  микропрограммы диагностического теста по содержимому этих регистров определ етс  неисправный блок, а если возможно, неисправный элемент.

Дл  обеспечени  возможности продолжить работу процессора достаточно знать только неисправный блок; локализаци  неисправности до уровн  элементов используетс  дл  последующего ремонта оборудовани . Предположим , неисправность была обнаружена в первой локальной пам ти

1или в первом блоке 3 обработки данных. Микропрограмма диагностического теста в этом случае установит триггер управлени  19 в нулевое состо ние, сформирует в регистре 11 адреса начальный адрес третье области пам ти разгрузки 10 и возвратит управление микропрограмме обработки отказа. Если отказ обнаружен во второй лока:льнойпам ти

2или во втором блоке 4 обработки данных, то управление микропрограмме обработки отказа будет возвращено , с единичным состо нием триггера управлени  19 и с подготовленным в регистре 11 адреса начальным адресом второй области пам ти разгрузки 10. После этого микропрограмма обработки отказа переписывает в блЬки обработки данных и в локальные пам ти информацию из той област пам ти разгрузки 10, начальный адрес которой установлен в регистре

11 адреса. В результате элементы пам ти исправных блоков установлены в состо ние, соответствующее правилно выполн вшейс  обработке. Правильность установки элементов пам ти неисправных блоков гарантировать

нельз , однако в этом и нет необходимости , так как в дальнейшем в качестве истинного будет рассматриватьс  результат работы исправного блока. При завершении микропрограммы обработки отказа из первой области пам ти разгрузки в регистр адреса 11 возвращаетс  адрес, хранившийс  там в момент обнаружени  отказа, и снимаетс  блокировка записи в основную пам ть 9. Запись в основную пам ть 9 выполн етс  только в том случае, если она была указана в микрокоманде, при выполнении которой был обнаружен отказ компаратором 5 данных. В узел 13 формировани  адреса пересылаетс  адрес микрокоманды, котора  должна была выполн тьс  после обнаружени  отказа, и обработка данных продолжаетс  с того момента, в котором она была приостановлена обработкой отказа. Реакци  узла 13 формировани  адреса на сигналы несоответстви  с выхода компаратора 5 данных остаетс  заблокированной до тех пор, пока отказавшее оборудование не будет отремонтировано {например, нормальна  реакци  на отказ может быть восстановлена выпонением после завершени  ремонта операций приведени  процессора в исходное состо ние - сброс или сброс при включении питани ). Таким же образом восстанавливаетс  нормальна  реакци  на сигнал компаратора 5 данных при записи в основную пам ть 9, т.е. блокировка записи при обнаружении компаратором 5 данных несовпадени  будет выполн тьс  только после ремонта оборудовани  и приведени  процессора в исходное состо ние. При использовании данного процессора достигаютс :

-упрощение оборудовани  блоков обработки данных и локальных пам тей , что позвол ет применить дл  их реализации типовые средние и большие интегральные схемы;

-реализаци  избыточного оборудовани , вводимого в процессор (пам ть разгрузки, регистры и компараторы ), на типовых микросхемах;

,- упрсхдение создани  диагностичекого теста за счет ограничени  функции блоков обработки данных и локалных пам тей функци ми обработки и хнени  данных; тест может быть реализован меньшей микропрограммой,/так как уменьшено количество функций, требующих проверки, кроме этого, по вл етс  возможность в значительной степени увеличить перечень неисправностей , обнаруживаемых тестом

Claims (3)

1.Экспресс-информаци , сер. Вычислительна  техника, № 20, 1978, Методы автоматического воз0 врата к nporpciMMe в вычислительной машине COPRA.

2.Патент США № 3848116, кл. 235-153АЕ.

3.Патент Великобритании

5

№ 1414095, кл. G 4 А (прототип).