SU1024920A1 - Микропрограммное устройство управлени - Google Patents

Description

та И, выход которого соединен с управл ющим входом блока пам ти и через первый элемент задержки - с первым информационным входом накапли- вающего сумматора, выход регистра кода операции соединен с вторым инфдрмационным входом регистра адреса и с первым входом четвертого блока элементов И, выход которого соединен с вторым входом первого сумматора по модулю два, второй выход регистра микрокоманд соединен с первым входом второго сумматора по модулю два и с первым входом третьего блока элементов И, выход которого соединен с третьим входом первого сумматора по модулю два, четвертый выход регистра .микрокоманд соединён с вторым входом четвертого блока элементов И, с вторым входом третьего блока элементов И и через второй элемент НЕ - с первым входом третьего И, выход которого через второй элемент

задержки соединен с управл ющим входом формировател  адреса и с установочным входом peгиctpa логических условий, выход регистра логических условий соединен с вторым входом второго сумматора по модулю два, выход которого соединен с вторым входом второго блока элементов И, выход второго блока элементов И соединен с вторым информационным входом накапливающего сумматора, п тый выход регистра микрокоманд соединен с вторым входом первого элемента И, третьим входом четвертого блока элементов И, третьим входом третьего блока элементов И, входом первого элемента НЕ и вторым входом третьего элемен та И, шестой выход регистра микрокоманд соединен с вторым входом третьего элемента ИЛИ, третий вход устройства соединен с вторым входом второго элемента И.

1

Изобретение относитс  к вычислительной технике и может быть использовано при разработке устройств управлени  с контролем функционировани , примен емых в ЭВМ и вычислитель ных системах.

Известно микропрограммное устройство управлени , включающее в себ  блок пам ти микрокоманд, регистр микрокоманд, регистр адреса микрокоманд , счетЧик, сумматор, микрокоманд , триггер фиксации сбо  элементы И, ИЛИ, НЕ 1.

Недостатком указанного устройства  вл етс  низка  оперативность контрол  и большой объем контрольного оборудовани .

Известно также микропрограммное устройство управлени  с контролем, срдержащее блок пам ти, регистры адреса и микрокоманд, триггер сбо , сумматор и логические элементы 2,

Недостатками этого устройства Я8л Ьтс  НИЗК.ЗЯ оперативность контрол  обусловленна  формированием результата проверки в конце выполнени  микропрограммы , и большой объем контрольного оборудовани .

Наиболее близким по технической сущности  вл етс  самоконтролируемое микропрограммное устройство управлени  процессора, содержащее регистр кода операции, регистр микрокоманд, регистр адреса, формирователь адреса микрокоманды, блок пам ти, триггер формировани  .сигнала ошибки, первый, второй и третий блоки элементов И, первый, второй элементы И элемент ИЛИ, элемент задержки, первый, второй элементы НЕ, причем выход блока пам ти соединен с входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с выходом микроопераций устройства , первым входом первого блока элементов И и первым информационным входом формировател  адреса микрокоманд , выход которого соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока пам ти, первый и второй входы устройства управлени  соединены соответственно с входом регистра кода операции и вторьуи входом первого блока элементов И, выход которого соединен с вторым инфорнацион3 ным входом формировател  адреса микрокоманды и с информационным входом регистра логических условий, управл ющий вход которого соединен с выхо дом элемента задержки, выход первого элемента НЕ соединен с первым входом второго блока элементов И, вы ход первого элемента И соединен с входом триггера ошибки, единичный вы ход которого  вл етс  выходом сигнала ошибки . Недостатками известного устройства  вл ютс  н.зкa  экономичность, обусловленна  избыточностью блока пам ти, и низка  оперативность контрол  соответстви  выполн емой микропрограммы коду операции. В этом устройстве увеличение длины пол  логических условий приводит к увеличению избыточности блока пам  тИ, а осуществлениеконтрол  в конце линейной последовательности определ ет сравнительно низкую оперативность обнаружени  несоответстви  выполн емой микропрограммы коду операции . Целью изобретени   вл етс  повыше ние оперативности обнаружени  сбоев и сокращени  объема блока пам ти. Поставленна  цель достигаетс  тем что в микропрограммное устройство управлени , содержащее регистр кода операции, регистр микрокоманд, регистр адреса, формирователь адреса микрокоманды, блок пам ти, триггер формировател  сигнала ошибки, первый второй и третий блоки элементов И, первый, второй элементы И, элемент ИЛИ, элемент задержки, первый, второй элементы Н, причем выход блока пам ти соединен с входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с выходом микроопераций устрой ства, первым входом первого блока элементов И и с первым информационным входом формировател  адреса микрокоманды , выход которого соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока пам ти, первый и второй входы устройства сое динены соответственно с входом регистра кода операции и вторым входом первого блока элементов И, выход которого соединен с вторым информацион ным входом формировател  ад0ес.а микрокоманды и с информационными входа204 ми регистра логических условий, управл ющий вход которого соединен с выходом элемента задержки, выход первого элемента НЕ соединен с первым входом второго блока элементов И, выход первого элемента И соединен с единичным входом триггера ошибки, единичный выkoд которого  вл етс  выходом сигнала ошибки, дополнитель но введены накапливающий сумматор, первый и второй сумматоры по модули два, второй элемент задержки, триггер начала операции,четвертый блок элементов И, третий элемент И, второй и третий элементы ИЛИ, причем первый вход устройства соединен с входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера начала операции, нулевым входом триггера фиксации сбо  и установочным входом накапливающего сумматора , выход которого соединен с первым входом первого сумматора по модулю два, выходы первого сумматора по модулю два соединены с входами второго элемента ИЛИ, выход которого .соединен с первым входом первого элемента И, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом триггера начала операции , единичный выход триггера начала операции соединен с первым входом второго элемента И, выход которого соединен с управл ющим входом блока пам ти и через первый элемент задержKit - с первым информационным входом накапливающего сумматора,.выход регистра кода операции соединен с вторым информационным входом регистра адреса и с первым входом четвертого лока элементов И, выход которого соединен с вторым входом первого суматора по модулю два, второй выход егистра микрокоманд соединен с первым входом второго сумматора по модую два и с первым входом третьего лока элементов И выход которого оединен с третьим входом первого умматора по модулю два, четвертый ыход регистра микрокоманд, соединен вторым входом четвертого блока элеентов И, с вторым входом третьего лока элементов, И и через второй лемент НЕ - с первым входом третьео элемента И, выход которого через торой элемент задержки соединен с правл ющим входом формировател  адеса и с установочным входом регистpa логических условий, выход регистра логических условий соединен с вто рым входом второго сумматора по моду лю два, выход которого соединен с --т вторым входом второго блока элемеитов И, выход второго блока элементое И соединен с вторым информационным входом накапливающего сумматора, п тый выход регистра микрокоманд соеди нен с вторым входом первого элемента И, третьим входом четвертого блока элементов И, треты4м входом третьего блока элементов И, входом первого элемента НЕ и вторым входом третьего элемента И, шестой выход регистра микрокоманд соединен с вторым входом третьего элемента ИЛИ, третий вход устройства соединен с вторым входом второго элемента И. Сущность изобретени  состоит а уменьшении длины пол  логических условий микрокоманды аа счет записи контрольного признака (числа микрокоманд ) в пол х логических условий нескольких микрокоманд, помеченных меткой. При этом.записываемое число микрокоманд модифицируетс  кодом логических условий, соответствующим варианту ветвлени  после предыдущей линейной последовательности. . По мере выполнени  линейной После довательности числа, записанные в по л х логических условий, накапливают с  в сумматоре. Причем в первом такте линейной последовательности в сум матор записываетс  мисло, соответствую1иее проведенному ветвлению. В каждом такте выполнени  линейной последовательности в сумматор за писываетс  часть контрольного кодаJ а затем из сумматора производитс  вычитание единицы. В результате в конце линейной последовательности при при правильно проведенном ветвле нии и выполнении всех микрокоманд в сумматоре формируетс  нулевой код (в противном случае формируетс  число , не равное нулю). Кроме оставшиес  свободными пол  логических условий, помеченных другой меткой, записываетс  конт рольный код, служащий дл  контрол  соответстви  линейной последовательности коду выполн емой операции Это позвол ет повысить оперативность контрол . Реализаци  проверки правильности ветвлени , соответстви  числа микрокоманд заданному и выполнение контрольных проверок на соответствие линейной последовательности коду выполн емой операции достигаетс  использованием указанных новых элемент тов и св зей. На. фиг, 1 представлена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема формировател  адреса микроко- , мёнды. Функциональна  схема предлагаемого устройства содержит регистр 1 кода операций, регистр 2 адреса, блок 3 пам ти и регистр микрокоманд. Формирователь 5 адреса микрокоманды , первый блок 6 элементов И, второй элемент НЕ 7, третий элемент И 8, первый элемент 9 задержки, регистр 10 логических условий, второй сумматор 11 по модулю два, первый элемент НЕ 12, второй блок 13 элементов И, второй элемент 1 задержки, накапливающий сумматор 15, третий t6 и четвертый 17 блоки элементов И, первый сумматор 18 по модулю два, второй элемент ИЛИ 19 первый элемент И 20, первый элемент ИЛИ 21, второй элемент И 22, триггер 23 фиксации сбо , третий элемент ИЛИ 2, триггер 25-начала операции, вход 26 кода операции , вход 27 логических условий, выход 28, вход 29. сигналов чтени  и выход 30 сигнала ошибки устройства, пол  регистра микрокоманд Ц, поле 31 микроопераций, поле 32 адреса следукнцей микрокоманды, поле 33 задани  логических условий контрольного кода и числа микрокоманд в последовательности , первый 3 и второй 35 управл ющие разр ды, поле 36 конца операции . Формирователь адреса микрокоманды 5 (фиг. 2) содержит группу сумматоров 37 по модулю два, осуществл ющих модификацию адреса следующей микрокоманды , группу элементов И. 38, обеслечивающих запись сформированного адреса в регистр адреса 2 при ветвлении. Кроме того с;хема содержит вход 39 следующего адреса, вход 40 логических условий, вход Д1 управлени , выход k2 информации в регистр 2 адреса . Предлагаемое микропрограммное устройство управлени  содержит средства управлени  и средства контрол . Средства управлени  включают регистр 1 кода операции, регистр 2 адреса, блок 3 пам ти, регистр А микрокоманд, формирователь 5 адреса микрокоманд, первый блок 6 элементов И, второй элемент НЕ 7, третий элeмeнt И 8, первый элемент 9 задержки , первый блок элементов ИЛИ 21 третий элемент ИЛИ 2, триггер 25 начала операции, второй элемент И 22 Средства контрол  включают регист 10 логических условий, сумматор 11 по модулю два, второй блок 13 элементов И, второй элемент 1 задержки , Лервый элемент НЕ 12, накапливающий сумматор 15 третий блок 16 элементов И, четвертый блок 17 элементов И, первый сумматор 18 по модулю два, второй элемент ИЛИ 19, первый элемент И 20 и триггер 23 Фик сации c6of). В исходном состо нии регистры 1 и 2, накапливающий сумматор 15 и . триггеры 23 и 25 наход тс  в нулевом состо нии. В исходное состо ние устройство приводитс  перед началом работы и перед приходом каждого ново го кода операции. Св зи, обеспечиваю щие установку устройства в исходное, на схеме не показаны. В блоке 3 пам  ти хран тс  микропрограммы операций, микрокоманды которых содержат шесть полей. Код пол  33 выполн ет различные функции в зависимости от кода, хран щегос  в управл ющих разр дах З и 35. Комбинацией 10 в этих раз р дах отмечаютс  микрокоманды, в поле 33 которых записаны слагаемые чис ла микрокоманд в линейной последовательности , комбинацией 01 помечают   микрокоманды, в поле 33 которых записан код провер емых логических условий. В поле 33 микрокоманд, поме ченных комбинацией 11, хранитс  контрольный код. Микропрограммное устройство управ лени  работаед следующим образом. Код операции, поступающий на вход 26 через регистр 1 кода операции записывает в регистр 2 адреса, Одновременно код операции через элемент ИЛИ 21 приводит триггер 25 в единичное состо ние, который своим единичным выходом разрешает прохождение сигналов чтени  с входа 29 через элемент И 23 в блок 3 пам ти . А по записанному в регистре 2 адресу 110 сигналу считывани  блока 3 -Пам ти перва  микрокоманда 208 микропрограммы поступает в регистр k микрокоманд k. Код пол  3 определ ющий содержание микроопераций, поступает на выход 28 устройства управлени . Код пол  следующего адреса 32 поступает в формирователь 5. В конце каждой линейной последовательности подаетс  микрокоманда ветвлени  с кодом 01 в разр дах 3 и 35. Значени  логических условий поступает на вход формировател  адерса микрокоманд и модифицирует код следующего адреса. Нулевой сигнал с выхода пол  3 через элемент НЕ 7 и единичный сигнал с выхода пол  35 поступают на элемент И 7, на выходе которого формируетс  единичный сигнал управлени . Сформированный сигнал через элемент 9 задержки, обеспечивающий предварительное обнуление регистра логических условий, поступает на управл ющий вход фррмировател  5 адреса микрокоманды и разрешает запись модифицированного кода в регистр 2 адреса. После окончани  выполнени  микропрограммы данной операции в поле 36 по вл етс  единичный сигнал, который через элемент ИЛИ 2k обнул ет триггер 25 начала операции. В результате сигналы чтени  прекращают поступать через элемент И 22 в блок 3 пам ти. Одновременно происходит установка всего устройства в исходное состо ние. Далее повтор ютс  описанные действи , начина  с подачи очередного кода операции на вход 26 устройства. Работа средств контрол . В начале каждой линейной последовательности располагаетс  последовательность микрокоманд , помеченных в пол х З и 35 кодом 10. Коды пол  33 в этих микрокоманд, численно равные длине линейной последовательности, модифи цируютс  кодом логических условий из регистра 10 и накапливаютс  в сумматоре 15. Одновременно в каждом такте через элемент k задержки производитс  вычитание единицы 1 из содержимого сумматора 15 т.е. к концу линейной последовательности содержимое сумматора должно равн тьс  нулю , ; При поступлении микрокоманды, помеченной кодом 11, открываютс  блоки элементов И .16 и 17. При этом код операции, код из пол  33 и содержимое накапливающего сумматора 15 поразр дно qyммиpyютc  по модулю два. Если 1 на выходе хот  бы одного разр да сумматора возникает единичный сигнал то он через элемент ИЛИ 19 и открытый элемент И 20 устанавливает в единичное состо ние триггер 23 фикса ции сбо , формирующий сигнал ошибки, а через элемент ИЛИ 2k обнул ет триг гер 2S, тем самым прекраща  подачу через элемент И 22 сигналов чтени  на блок 3 пам ти. Таким образом, контролируетс  соответствие выполн емой линейной последовательности мик ропрограммы коду выполн емой операции . Если на выходах сумматора 18 присутствуют нулевые сигналы, то выполнение линейной последовательности продолжаетс  описанным образом до момента поступлени  микрокоманды ветвлени , помеченной кодом 01, т.е. последней микрокоманды линейной последовательности. Код провер емых логических условий из пол  33 через блок 6 элементов И записываетс  в регистр 10 логических условий по сигналу синхронизации с выхода элемент .а.И 8 через элемент 3-.зэдйр1 1 и Пр мом сигнал с элемента И 8 производит предварительное обнуление регистра ,10 врем  задержки выбираетс  MeHbmej чем врем  контролируетс  содержимое накапливайщего сумматора 15. Так как эле менты И блоков 1б и 17 закрыты, то на второй и третий входы сумматора 18 по модулю два поступают нулевые сигналы.- Если содержимое суммато 010 ра 15 не равно О на выходе элемента ИЛИ 19 возникает единичный сигнал, которой через открытый элемент И 20 устанавливает в единичное состо ние триггер 23 фиксации сбо , а через . элемент ИЛИ 2 обнул ет триггер 25, тем самым прекраща  подачу через элемент И 22 сигналов чтени  на блок 3 пам ти. Дальнейшее вь1полнение микропрограммы блокируетс . Это свидетельствует о пропуске или ошибочном переходе при ветвлении. Восстановление работы устройства управлени  осуществл етс  программным путем. При этом, а также в случае отсутстви  сбо , на вход 26 поступает код операции , который через элемент ИЛИ 21 устанавливает в нуль все средства контрол , после чего начинаетс  выполнение микропрограммы очередной операции. Из рассмотренного следует, что дополнительно введенные накапливающий сумматор, первый и второй сумматоры по модулю два, триггер начала операции , четвертый блок элементов И, третий элемент И, второй и третий элементы ИЛИ, и второй элемент задержки отличают предлагаемое устройство от известного. При этом запись кодов контрольных признаков позвол ет уменьшить формат микрокоманд, а следовательно , и объем блока пам ти,, а -увеличение числа Контрольных прове;рок позвол ет повысить оперативность контролй микропрограмм.

J3

, V

1

.

мг

ч

«2

м

151

W

(Риг.

Claims (1)

1. МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее регистр кода операции, регистр микрокоманд, регистр адреса, формирователь адреса микрокоманды, блок памяти, триггер формирования сигнала ошибки, первый, второй и третий блоки элементов И, первый и второй элементы И, элементы ИЛИ, элемент задержки, первый и второй элементы НЕ, причем выход блока памяти соединен с входом регистра микрокоманд, первый, второй и третий выходы которого соединены соответственно с выходом микроопераций устройства, первым входом первого блока элементов И и первым информационным входом формирователя адреса микрокоманды, выход которого соединен с первым информационным входом регистра адреса, выход которого соединен с адресным входом блока памяти, первый и второй входы устройства соединены соответственно с входом/регистра кода операции и вторым входом первого блока элементов И, выход ко торого соединен с вторым информационным входом формирователя адреса микрокоманды и с информационными входами регистра логических условий, управляющий вход которого соединен с . выходом элемента задержки, выход первого элемента НЕ соединен с первым входом второго блока элементов И, выход первого элемента И соединен с единичным входом триггера ошибки, единичный выход которого является выходом сигнала ошибки, отличающееся тем, что, с целью повышения оперативности, обнаружения сбоев и сокращения объема оборудования, в устройство введены накапливаю- g щий сумматор, первый и второй сумматоры по модулю два, второй элемент задержки/триггер начала операции, четвертый блок элементов И, третий элемент И, второй и третий элементы g ИЛИ, причем первый вход устройства соединен с входами второго элемента ИЛИ, выход которого соединен с единичным входом триггера начала операции, нулевым входом триггера фиксации сбоя и установочным входом накапливающего сумматора, выход которого соединен с первым входом первого сумматора по модулю два, выходы первого сумматора по модулю два соединены с входами второго элемента ИЛИ, выход которого соединен с первым входом первого элемента И, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, выход которого соединен с нулевым входом триггера начала операции, единичный выход триггера начала операции соеди-s нен с первым входом второго элемен та И, выход которого соединен с управляющим входом блока памяти и через первый элемент задержки - с первым информационным входом накапли- ¹ вающего сумматора, выход регистра кода операции соединен с вторым информационным входом регистра адреса и с первым входом четвертого блока элементов И, выход которого соединен с вторым входом первого сумматора по модулю два, второй выход регистра микрокоманд соединен с первым входом второго сумматора по модулю два и с первым входом третьего блока элементов И, выход которого соединен с третьим входом первого сумматора по модулю два, четвертый выход регистра микрокоманд соединён с вторым входом четвертого блока элементов И, с вторым входом третьего блока элементов И и через второй элемент НЕ - с первым входом третьего элемента И, выход которого через второй элемент задержки соединен с управляющим входом формирователя адреса и с установочным входом регистра логических условий, выход регистра логических условий соединен с вторым входом второго сумматора по модулю два, выI ход которого соединен с вторым входом второго блока элементов И, выход второго блока элементов И соединен с вторым информационным входом накапливающего сумматора, пятый выход регистра микрокоманд соединен с вторым входом первого элемента И, третьим входом четвертого блока элементов И, третьим входом третьего блока элементов И, входом первого элемента НЕ и вторым входом третьего элемента И, шестой выход регистра микрокоманд соединен с вторым входом третьего элемента ИЛИ, третий вход устройства соединен с вторым входом второго элемента И.