JPS589975B2 - パリテイ・ビツト充足装置 - Google Patents

Description

【発明の詳細な説明】 〔本発明の分野〕 本発明は一般的にはデータ処理システムに関し、具体的
にはレジスタの外部アレイを有し進歩したパリティ検査
能力を有するコンピュータを含むデータ処理システムに
関する。

〔先行技術〕

コンピュータ・システムは、しばしばデータ源又はデー
タの宛先として使用される非常に多数のハードウェア・
レジスタを含むように設計される。

こレラのレジスタはコンピュータの各部分のために状況
ビット、割込みビット、アドレス・ビット、制御ビット
等を含む。

多バイト・データ・フローラ有スるコンピュータ・シス
テムにおいて、これらのレジスタはアドレス目的のため
にレジスタ群より成る外部アレイとして配列されてよい
（例えばＭＸＮアレイ）。

物理的にレジスタがシステム内の多くの異ったロケーシ
ョンに置かれている場合でもそうである。

レジスタの出力は編集され、演算論理ユニット又はシフ
ト入力レジスタへ送うれ、そこでパリティ検査が行われ
る。

多くの場合、奇数パリティがレジスタのデータで維持さ
れ、マシンの誤動作を検出するため演算論理ユニット入
力レジスタでそのパリティが検査されることが望ましい
。

レジスタ・アレイの具体的な構成はパフォーマンス目的
及びハードウェア制限によって影響ヲ受ける。

その結果、外部レジスタ・アレイに不使用バイトを生じ
る。

アレイ中のこのような不使用バイトは検査地点の入力で
パリティ・チェックを生じる。

何故ならば、それは偶数パリティをもったオールＯとし
て現われるからである。

この問題を克服するため、レジスタ・アレイ中の各々の
空の（即ち不使用の）バイトにパリティ・ビットを設け
ることが必要である。

コンピュータ産業において、パリティ検査及びパリティ
発生の理論は周知である。

この問題を取扱った典型的な特許は米国特許３３４２９
８３、同３９８６０１５である。

米国特許３３４２９８３はエラーがある時でもパリティ
・エラー表示が生じない場合、又は実際にエラーがない
時でもエラー表示が生じる場合を主として取扱っている
。

従ってこの特許は、誤ったパリティ表示を除去するため
、エラーをもつと正確に表示する演算検査装置を提案し
ている。

米国特許３９８６、０１５は、演算ユニットの動作から
生じたデータのために、主としてパリティ検査ビットを
発生する進歩した方法を取扱っている。

それは、例えば加算器の出力に現われる未訂正のデータ
上で働くパリティ・ビット発生回路を使用するが、依然
として演算ユニットの最終出力を表わす訂正済みのデー
タに対して適当なパリティ検査ビットを与える。

しかし、これら特許のいずれもレジスタ・アレイ中の空
の（即ち不使用の）バイト・ロケーションへパリティ・
ビットを与える問題を特別に論じてはいない。

上記の問題に対する１つの解決法は、レジスタ・アレイ
中の各空バイトに１個のビットを設けることであろう。

しかし、これはレジスタ構成を非常に柔軟性のないもの
にし、更にアレイ中の使用バイトの１つにエラー（即ち
、問題）がある場合に、アレイの変更を困難にする。

更に、そのような固定ビット形式を用いると、診断プロ
グラムを走らせることが非常に困難になる。

〔本発明の目的及び要約〕

本発明の主たる目的は、データ・レジスタの外部アレイ
を有するコンピュータ・システムのために、進歩したパ
リティ・ビット発生能力を与えることである。

本発明の他の目的は、データ・レジスタの外部アレイを
有するコンピュータのために、外部アレイ中の各バイト
・ロケーションに対してビット発生能力が適合されてい
るような進歩したパリティ・ビット発生システムを提供
することである。

本発明の他の目的は、データ・レジスタの外部アレイを
有するコンピュータのために、コンピュータの初期マイ
クロプログラム・ロードの下でパリティ・ビットが発生
される進歩したパリティ・ビット発生システムを提供す
ることである。

本発明の他の目的は、データ・レジスタの外部アレイヲ
有するコンピュータのために、外部レジスタのアレイに
対して再作業及び加工を可能とするパリティ・ビット発
生システムを提供することである。

本発明の他の目的は、データ・レジスタの外部アレイを
有するコンピュータのために、システムのエラー検出回
路を検査する診断プログラムを容易に走らせることがで
きるパリティ・ビット発生システムを提供することであ
る。

前記の目的は、本発明の１つの局面に従って、データ・
レジスタの外部アレイにある各バイト。

ロケーションに１個宛のパリティ・ビット・ラッチを複
数個設けることによって実現される。

パリティ・ビットはデータ・レジスタの外部アレイから
生じる出力と共に適当にゲートされ、外部レジスタのア
レイにある各々の空の（即ち不使用の）ロケーションの
ために１つのパリティ・ビットが発生され情報処理ユニ
ットから感知可能であるようにされる。

パリティ・ビット・ラッチはコンピュータ・システムの
初期マイクロプログラム・ロードの下でセットされ、適
当な時点で所望のパリティ・ビットを発生するために、
アレイと並列に源アドレシング機構からアドレスされる
。

パリティ・ビット・ラッチのセットはマイクロプログラ
ム制御の下で変更されてよく、それによって外部レジス
タのアレイ中の変更が可能となり、システムのエラー検
出回路の検査が望まれる時に、診断プログラムを使用し
て不良パリティを発生することが容易になる。

〔実症例の説明〕

第１図を参照すると、そこには本発明の概念を使用シか
つコンピュータの演算論理ユニットと外部レジスタ・ア
レイを含むコンピュータ・システム部分が示される。

このシステム部分は宛先レジスタ１１を含み、レジスタ
１１はバイト・シフタ１３からの出力又は演算論理ユニ
ット１５からの出力によって駆動される。

宛先レジスタ１１からの出力は局部記憶装置１７、Ａレ
ジスタ１９、Ｂレジスタ２１へ印加されかつスイッチ２
３ヘゲートされる。

スイッチ２３は通常の外部レジスタ・アレイ２５又はチ
ャネル外部レジスタ・アレイ２７のいずれかへ接続する
ことができ、これらレジスタ・アレイの出力はＢレジス
タ２１へ印加される。

局部記憶アドレス機構２９はその出力を局部記憶装置１
γへ送り、局部記憶装置からの出力はＢレジスタ２１へ
印加される。

Ａレジスタ１９及びＢレジスタ２１の出力は演算論理ユ
ニット１５へ印加され、更にアセンブラ３１へ印加され
る。

Ｂレジスタ２１からの出力はパリティ検査器３３へ印加
される。

動作において、宛先レジスタは多バイト・レジスタであ
り、それは演算論理ユニット出力バスと、Ａ及びＢレジ
スタ１９及び２１から演算論理ユニットへエントリイを
入れる入力通路との間のバッファ・レジスタとして動作
する。

加えて、宛先レジスタ１１はＡＬＵ出力を外部レジスタ
・アレイ２５又は２７へ方向づける。

これは本発明に関連した宛先レジスタの主たる機能であ
る。

ここで注意すべきは、全体のシステムにおける宛先レジ
スタは多くの他の機能も有することである。

演算論理ユニット１５は、Ａレジスタ１９及びＢレジス
タ２１から来る多バイト・エントリイ上で、演算論理動
作を実行するように動作する多バイト・プロセッサ機構
である。

当座の説明では、演算論理ユニット１５は８バイト・プ
ロセッサであり、Ａレジスタ及びＢレジスタは共に８バ
イト容量を有するものと仮定する。

演算論理ユニットからの出力は宛先レジスタ１１へ印加
され、そこで必要が生じるまで保存される。

通常の論理機能を行う外に、演算論理ユニット（ＡＬＵ
）１５は１０進法動作の結果についてビット及びバイト
桁上げ条件を検出する。

ＡＬＵ出力バスは通常マイクロコードによって質問され
るバスである。

その質問は、過去及び現在のマイクロワード動作の結果
を決定してステータス条件をセット又はリセットするた
めになされる。

Ａレジスタ１９はＡＬＵｌ５及びアセンブラ３１へ入力
を与える。

Ａレジスタ１９は、マイクロワードの宛先として指定さ
れた時、８バイトの宛先レジスタ１１にあるデータによ
ってセットされる。

８バイトのＢレジスタ２１はＡＬＵｌ ５及びアセンブ
ラ３１へ入力を与える。

Ｂレジスタは局部記憶装置、外部レジスタ・アレイ２５
及び２７、宛先レジスタ１１の出力によってセットされ
る。

外部レジスタ・アレイ２５及び２７は別個にアドレス可
能であり、マイクロコードによって制御されて選択され
た入力をＢレジスタ２１へ与える。

通常の動作において、外部レジスタ・アレイからは要求
に応じて完全な８バイトのデータが与えられる。

局部記憶装置１７は汎用レジスタ、浮動小数点レジスタ
、割込み及びブランチ及びリンク保存領域を含み、かつ
必要なチャネル領域を含んでよい。

局部記憶装置は局部記憶アドレス機構（アドレス・レジ
スタ）２９によってアドレスされる。

局部記憶装置への入力は宛先レジスタ１１から与えられ
る。

局部記憶装置の出力は常にＢレジスタへ向けられる。

アセンブラ３１はＡレジスタ及びＢレジスタを編集する
８バイト論理アセンブラである。

このアセンブラは、Ａレジスタの内容がアセンブラヘゲ
ートされることを指定する制御ワードを実行することに
よって、そのようにゲートされる。

Ａレジスタがアセンブラへのゲートを指定されない時、
Ｂレジスタがアセンブラヘゲートされる。

パリティ検査器３３はＢレジスタからの出力上で動作し
、出力データのパリティが正しいかどうかを決定する。

実症例においては、奇数パリティを使用することとする
。

従って、パリティ検査器３３が奇数パリティを検出しな
ければ、マシン・エラーが発生する。

本発明の目的は、常に所望のパリティを与えるために、
Ｂレジスタ及びパリティ検査器３３と協働して動作する
外部レジスタ・アレイを提供することである。

第２図及び第３図は第１図に示される外部レジスタ・ア
レイ２５及び２７のために外部アレイのマツプ構成を表
現した図である。

このマツプにおいて、アレイは８×８バイト・アレイと
して示され、各バイトは１個のパリティ・ビットと８個
のデータ・ビットを有する。

特定のバイトを指定するには、その行と行内のバイト番
号を指定する。

例えば第２図において、プログラム状態語（ＰＳＷ）１
は行３、バイト１に置かれている。

チャネル記憶アドレス・レジスタは（Ｃ８ＡＲ）は行０
、バイト５，６，７に置かれている。

空バイトはアレイ・ロケーションにおいてＸで示される
。

例えば、第２図の行４、バイト０，３４は空である。

３つのダラシ線が重ねられたボックスは、そのバイトが
意味のあるデータを含むことを示す（特別に表示されな
いが）。

示された例において、第３図と第２図は８つの打金ての
バイト０及び１でのみ異っている。

第３図はチャネル外部レジスタ・アレイを表わしている
。

第３図において、行４のバイト０は空でないことに注意
されたい。

本発明の機能を例示するために、行６、バイト２にある
リトライ外部レジスタ・アレイ中のデータを変更する動
作がどのようにして実行されるかを後に説明する。

第４図を参照すると、そこには外部レジスタ・アレイと
Ｂレジスタ２１（第１図）との接続を示す回路ブロック
図が示される。

外部レジスタ・アレイは第１図の２５又は２７のいずれ
であってもよいが、例として２５とする。

このシステムは外部レジスタ・アレイ・マツプ４３へ直
接入力を与える源アドレス機構４１を含む。

更に、源アドレス機構４１の出力は複数のパリティ・ビ
ット・ラッチより成るアレイ４５へ印加される。

このラッチは外部レジスタ・アレイ・マツプ４３中の各
バイトに１個宛膜けられている。

アレイ・マツプ４３からのゲートされた出力（１バス４
７上に与えられるが、それは８バイトの幅を有する。

各々のアクセス指令によって、バイトを含む全体の行が
アレイ・マツプ４３からゲート・アウトされる。

バス４７からのバイト出力の各々は対応するゲート４９
へ印加される。

更にパリティ・ビット・ラッチ・アレイ４５からの出力
がゲート４９の各々へ印加される。

ゲート４９からの出力は直接にＢレジスタ２１へ印加さ
れるが、それは８バイトの幅を有する全体の行を表わし
ている。

前述した如。く、Ｂレジスタ出カバイトの１つだけがパ
リティ検査器３３へ行く。

本発明と関連して、パリティ・ビット・ラッチ・アレイ
４５は初期マイクロプログラム・ロードの下でゲート５
１からセットされる。

ゲート５１は外部レジスタ・アレイ中の空であるか、無
効であるか、非動作であるロケーションの各々に１ビツ
トを与える。

これによって、１行のバイトがアレイ・マツプから読出
される時、空又は非動作バイトは少なくとも１個のパリ
ティ・ビットを有することとなり、システムの奇数パリ
ティが維持され、データがＢレジスタを通ってパリティ
検査器３３で検査される時にマシン・エラーが確実に生
じないようにされる。

源アドレス機構４１は、アレイ・マツプから来る１行の
バイトのために、必要に応じてパリティ・ビット・ラッ
チ・アレイ上でゲートオンするように動作し、１ビツト
を発生させる。

例えば、第２図のアレイ・マツプの行４がゲートアウト
される時、バイト０，３，４のためのパリティ・ビット
・ラッチは１を発生する。

何故ならば、上記のバイトは空であるからである。

第５図は外部レジスタ・アレイ上の動作に関連シタコン
ピュータ・システムのタイミング・サイクルを示す。

基本的には、それぞれ４つのクロック・パルスを含む２
つのシステム・サイクル６１及び６３が動作のために必
要である。

最初の２つのクロック・パルスでアレイ・マツプ４３か
ら選択されるべき情報の源が決定される。

第２のクロック・パルス６７で、上記の選択された情報
がＢレジスフ２１へ読出され、第１サイクルの終りの２
つのクロック・パルス及び第２サイクルの最初のクロッ
ク・パルス６９で、演算論理ユニット１５は選択された
情報上で所望の機能を実行する。

第２サイクル６３の第１パルス７１で、ＡＬＵからの結
果が宛先レジスタ１１へ送られ、第２サイクルの第３パ
ルス７３で、その結果は外部レジスタ・アレイの適当な
ロケーションへ転送される。

第６ａ図〜第６ｄ図はアレイ・マツプ４３の特定の行に
ついてバイト構成を例示したものである。

これらは実際には第２図の行６に対応する。

各バイト・ロケーションの最初の項はパリティ・ビット
であり、次の２つの項は１６進数で表現されたデータで
ある。

第６ａ図はデータがアレイ・マツプ中に最初に存在する
状態を表わす。

第６ｂ図はデータがアレイ・マツプからＢレジスタ２１
へ転送された後の状態を表わす。

従って、バイト３において、パリティ・ビットはパリテ
ィ・ビット・ラッチ・アレイ４５の動作の下で０から１
へ変化している。

第６ｃ図において、各バイトは演算論理ユニットによっ
て特定の機能が実行された後の状態を示す。

この例では、その機能は１６進数の２０を行の全てのデ
ータ・バイトへＯＲ結合することである。

第６ｄ図は宛先レジスタからアレイ・マツプへの動作が
実行された後のアレイ・マツプ中のバイトを表わす。

ここで第７図及び第８図を参照すると、そこには第２図
に示されるような外部レジスタ・アレイ・マツプの初期
マイクロプログラム・ロードの下でパリティ・ビット・
ラッチ・アレイのバイト２及び３をセットした場合が示
される。

前述した如く、初期マイクロプログラム・ロードの下で
は、もし外部レジスタ・アレイ・マツプのバイトがデー
タを含むならば、パリティ・ビット・ラッチ・アレイ４
５中の対応するパリティ・ビット・ラッチへゼロが入れ
られる。

従って、第２図に示される外部レジスタ・アレイ・マツ
プの行０〜６におけるバイト２の全てについて、パリテ
ィ・ビット・ラッチ・アレイの対応するロケーションに
ゼロが存在する。

しかし行７、バイト２については、このバイトが空であ
るために１が示される。

アレイ・マツプのためのパリティ・ビット・ラッチに対
応するビットの各々はＡＮＤゲート８１へ印加される。

更に、源アドレス機構から引出された源パルスがゲート
８１へ印加される。

ＡＮＤゲート８１からの出力の全てはＯＲゲート８３へ
印加され、そこからの出力は第２のＯＲゲート８５へ印
加される。

ＯＲゲート８５は外部レジスタ・アレイ・マツプからゲ
ートされたパリティ・ビットを含む。

ＯＲゲート８５から出る出力は、第４図に示されるよう
にＢレジスタのパリティ・ビット・ロケーションへ印加
される。

行０〜７におけるバイト３の全ては空であるから、これ
らの行に対するパリティ・ビット・ラッチ・アレイは、
第８図に示されるように、ラッチ・ロケーションの全て
に１を有する。

第８図には、第７図に示したようなＡＮＤゲート及びＯ
Ｒゲートの同じ組合せが示される。

従って、システムによって外部レジスタ・アレイ・マツ
プから任意の行が実際に選択される任意の時点で、選択
された特定の行のバイト３に対応するパリティ・ロケー
ションへ常に１ビツトが強制される。

本発明の特定の機能を説明するために、動作コードがリ
トライ外部レジスタ中のビット２０ｇ３ビツト）をオン
にする（即ち、ビット２を０から１へ変える）場合は、
次のように説明することができる。

第６ａ図に示されるように、リトライ・バイト・レジス
タにあるデータの１６進数表現は０８であり、これは２
進形式の００００１０００に対応する。

上記の機能はこれを１６進数２８へ変えることである。

この数は２進形式で００１０１０００に対応する。

第６ａ図及び第２図から解るように、解決されるべき問
題は行６中のバイト３のためどのようにして奇数パリテ
ィを与えるかということである。

バイト３はブランクであり、従って１６進数表現で００
．２進数表現で００００００００を有し、パリティ・ビ
ットＯを有する。

ＡＬＵは選択された行の全てのバイトへＯＲ機能を実行
するから、行６のバイト３がＢレジスタへ転送される前
に、パリティ・ビットがそのバイトへ付加されねばなら
ない。

そうでなければ、虚偽のパリティが検出されてマシン・
エラーを表示する。

第６図から解るように、行６の他の全てのバイトは正し
い奇数パリティを有し、パリティ検査機構を通過するこ
とができる。

上記の動作を実行する場合、先ずアレイ・マツプ４３の
行６を選択することによってリトライ・アレイ・レジス
タが源として決定される。

同時に、源アドレス機構４１はアレイ４５中の行６に対
するパリティ・ビット・ラッチを能動化する。

第７図及び第８図に示されるように、行６のバイ゛ト２
に対スるパリティ・ビットは０であり、行６のバイト３
に対するパリティ・ビットは１である。

従って、バイト２に対してはＡＮＤゲート８１を通る出
力は存在せず、パリティ・ビット・ラッチ・アレイ４５
からパリティ・ビットは強制されない。

しかしバイト３については、行６のためにパリティ・ビ
ット１がＡＮＤゲート８２ヘゲートされ、同じ時点で源
パルスがＡＮＤゲート８２の他の入力へ印加されるので
、ＡＮＤゲート８２はＡＮＤ機能を実行し、ＯＲゲート
８４の入力へパリティ・ビットを強制する。

第５図に示されるように、これは第１システム・サイク
ル６１のクロック・パルス６５の間に起る。

第８図に示されるように、ゲート８４からのパリティ・
ビット１はＯＲゲート８６の入力へ印加される。

ＯＲゲート８６はバイト３のためにＢレジスタへ正のパ
リティ・ビットを与える。

第７図に示される如く、バイト２（リトライ・バイト）
は既に奇数パリティを有するから、パリティ・ビット・
ラッチ・アレイから正のパリティ・ビットを送る必要は
ない。

従って、バイト２についてはパリティ・ビット・ラッチ
からのパリティ・ビットはＢレジスタへ送られない。

前記の動作において、外部レジスタ・アレイ２５（又は
２７）から来る全てのバイトについて奇数パリティ・ビ
ット検査がパリティ検査器３３で行われるものと仮定し
た。

更に第５図に示されるように、第１システム・サイクル
６１の第２り田ンク・パルス６γで、アレイ・マツプ４
３から来る行６がＢレジスタヘセットされ、第６ｂ図に
示される状態となる。

ここで注意すべきは、正しい奇数パリティ検査を与える
ために、ブランク・バイトに対するパリティ・ビットは
Ｏから１へ変えられることである。

リトライ外部レジスタ中のビット２をオンに変えるため
、ＡＬＵは２進数００１０００００に対応する１６進数
２０を用いてＯＲ機能を実行する。

この機能は第１システム・サイクルのクロック・パルス
２の始めに開始され、第２システム・サイクル６３のク
ロック・パルス０の終りまで継続する。

１６進数２０を行６の全バイトへＯＲ結合した後には、
その状態は第６ｃ図のようになる。

第２システム・サイクル６３の０クロツク・パルス７１
の始めにおいて、演算論理ユニット１５からの結果は宛
先レジスタ１１へ印加される。

その時の状態は第６ｃ図に示される。前記の入力が受取
られたことに基いて、宛先レジスタは更新されたりトラ
イ・バイトのみを出力し、これを外部レジスタ・アレイ
２５中に存在するデータ上に書込む。

これは１６進表現２８を有するものとして第６ｄ図に示
される。

ここで第７図及び第８図を参照すると、ＡＮＤゲート８
１，８２は、外部レジスタ・アレイの行から対応する源
パルスが来る時にのみ能動化されることが解る。

例えば第７図において、行６が能動化されると、それに
対応するＡＮＤゲート８１へ行６からの源パルスが印加
される。

しかし外部アレイの行７は能動化されないから、それに
対応するＡＮＤゲートの入力へは、縁パルスは印加され
ない。

従って、行７のバイト２にはパリティ・ビット１が存在
するけれども、対応するＡＮＤゲートから出力は生ぜず
、ＯＲゲート８３又は８５からパリティ・ビット出力は
生じない。

前述したシステムの説明から、非常に進歩した外部レジ
スタ・アレイが提供されることが解る。

アレイに存在する各種のレジスタは必要に応じて変更さ
れてよく、アレイ中のレジスタのためそれぞれ適当なパ
リティ・ビットを与えることによって、正しいパリティ
が維持される。

更に、アレイ・レジスタに欠陥を生じてブランク・レジ
スタとされたならば、そのレジスタがシステム動作に必
須のものでない限り、システムを停止する必要はない。

何故ならば、それは対応するパリティ・ビット・ラッチ
に正のパリティ・ビットを与えるだけで十分だからであ
る。

更に、パリティ・ビット検査機構が正しく機能している
かどうかを確かめるシステム・テストを行う場合、故意
に誤ったパリティ・ビットをパリティ・ビット・ラッチ
へ入れることができる。

前述したところから、外部レジスタ・アレイを有するコ
ンピュータ・システムのために、進歩したパリティ機構
が提供されることが明らかである。

本発明の概念を用いることにより、非常に柔軟性のある
外部レジスタ・アレイが実現され、システム・テストを
容易にする機構が提供される。

【図面の簡単な説明】

第１図は本発明の概念を用いたコンピュータ・システム
部分を示すブロック図、第２図及び第３図はそれぞれ８
×８外部レジスタ・アレイのマツプ構成を示した図、第
４図は本発明に従うコンピュータ・システムの外部レジ
スタ・アレイの詳細を示す図、第５図は外部レジスタ・
アレイ・マツプ中のりトライ外部レジスタを変更するシ
ーケンスを示すタイミング図、第６ａ図、第６ｂ図、第
６ｃ図、第６ｄ図は第５図に設定された手順の間に生じ
るレジスタにおける変化を順次に示したもノ、第７図は
第４図に示されるパリティ・ビット・ラッチ・アレイ４
５のバイト２に関する回路図、第８図は第４図に示され
るパリティ・ビット・ラッチ・アレイ４５のバイト３に
関する回路図である。 ４１・・・・・・源アドレス機構、４３・・・・・・外
部レジスタ・アレイ・マツプ、４５・・・・・・パリテ
ィ・ビット・ラッチ・アレイ、４７・・・・・・バス、
４９・・・・・・ゲート、８１．８２・・・・・・ＡＮ
Ｄゲート、 ８３，８４，８５゜８６・・・・・・ＯＲ
ゲート。

Claims (1)

【特許請求の範囲】
1. １ マシンの誤動作を検出するため所定のパリティ検査
   を行う情報処理ユニットと、アレイ状に配列された複数
   のバイト幅レジスタより成るレジスタ・アレイと、該レ
   ジスタ・アレイ中の不使用バイトについてパリティ・ビ
   ットを充足する装置とを含むデータ処理システムにおい
   て、上記パリティ・ビット充足装置は、上記レジスタ・
   アレイと対応した構成を有する複数のパリティ・ビット
   発生装置であって各パリティ・ビット発生装置がそれぞ
   れのレジスタ・ロケーションのためにパリティ・ビット
   を与えるように能動化されるものと、上記レジスタ・ア
   レイ中の不使用バイトに対応するパリティ・ビット発生
   装置のみを能動化するため上記複数のパリティ・ビット
   発生装置を選択的に能動化する手段とを具備するパリテ
   ィ・ビット充足装置。