DE2714314C2 - Datenverarbeitende Vorrichtung mit einem Datenspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine datenverarbeitende Vorrichtung mit einem Datenspeicher, in dem jeweils mehrere, zu einem Wort vereinigte Bits in Speicherzellen abspeicherbar sind, die unter einer Adresse anwählbar sind, wobei eine zusätzliche Speicherzelle je Speicherwort für die Aufnahme eines Paritätsbit vorhanden ist.

Informationen werden in Datenverarbeitungsanlagen zumeist in Form von Wörtern verarbeitet, die aus mehreren Bits bestehen. Die einzelnen Stellen der Wörter können dual oder binär-dezimal verschlüsselt sein. Die wortweise Verarbeitung der Daten wird auch vorwiegend bei Prozeßrechnern angewendet, obwohl als Eingabedaten häufig einzelne Bits vorkommen, die sich auf die Stellung von Schaltern usw. beziehen.

Da die Informationen auch wortweise gespeichert werden, belegen diese Einzelbits Speicherzellen, die jeweils unter einer Adresse alle einer Wortlänge entsprechenden Bits enthalten. Insbesondere bei Prozeßrechneranlagen mit zahlreichen Peripherieeinheiten, die je eine aus einem Bit bestehende Meldung abgeben oder einen derartigen Steuerbefehl empfangen, bleiben durch die Einzelbitspeicherung in Speicherwörtern zahlreiche Speicherzellen ungenutzt.

Der Erfindung liegt die Aufgabe zugrunde, eine Vorrichtung der eingangs erwähnten Gattung derart weiterzuentwickeln, daß sich Einzelbits mit einem Minimum an Speicherbedarf abspeichern lassen.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, daß mittels gesonderter Adressen die den Paritätsbits zugeordneten Speicherzellen von zumindest einem Teil der Speicherwörter für die Ein- und/oder Ausgabe von Einzelbits zugänglich sind.

In einer Datenverarbeitungsanordnung, die sowohl aus mehreren Bits bestehende Wörter als auch einzelne Bits verarbeitet, wird durch diese Anordnung die erforderliche Speicherkapazität erheblich vermindert Die Anordnung eignet sich daher insbesondere für programmierbare Steuergeräte, die einen Mikroprozessor enthalten. Derartige Mikroprozessoren weisen eine Struktur auf, die für die wortweise Verarbeitung von beispielsweise 8 bit ausgelegt ist Die Ein-, Ausgabedaten fallen bei programmierbaren Steuergeräten vorwiegend in Form von einzelnen Bits an. Für Steuerungsaufgaben kleineren oder mittleren Umfangs erlaubt die vorstehend erwähnte Anordnung die Verwendung eines handelsüblich verfügbaren 4K-Speichers in Verbindung mit einem 8bit-Mikroprozessor. Sofern bestimmte Daten auf Fehler überwacht werden müssen, können diese nach wie vor mit einem Paritätsbit versehen sein, da die Ausnutzung von Speicherzellen der Paritätsbit nicht für alle Speicherwörter vorgesehen sein muß. Durch die große Zuverlässigkeit verfügbarer Speicher ist die Wahrscheinlichkeit eines Fehlers in den gespeicherten Daten auch ohne Paritätsbit sehr gering.

Vorzugsweise ist der Datenspeicher an einen Bus

angeschlossen, dessen eine Leitung bei Befehlen, die sich auf eine der gesonderten Adressen beziehen, für die

Übertragung des Einzelbit vorgesehen ist. Mit dieser Maßnahme lassen sich die einzelnen Bits auf einfache Weise zwischen Busteilnehmern und dem Speicher übertragen.

Bei einer zweckmäßigen Ausführungsform ist vorgesehen, daß eine an die Ein- und Ausgänge des Datenspeichers angeschlossene Paritätsprüfschaltung bei der Auslesung der den gesonderten Adressen zugeordneten Einzelbits und der ohne Paritätsbits gespeicherten Wörter gesperrt ist.

Die Daten können also ohne Auslösung einer Paritätsfehlermeldung dem Speicher entnommen werden. Die Paritätsgeneratoren, die in der datenverarbeitenden Vorrichtung vorhanden sind, fügen dann den ausgelesenen Daten wieder ein Paritätsbit hinzu. Die weitere Verarbeitung der Daten kann deshalb in üblicher Weise erfolgen.

Eine günstige Ausführungsform besteht darin, daß durch eine weitere Stelle im Adreßteil eines Befehls festgelegt ist, ob die Einzelbits in wahrer oder invertierter Form gespeichert oder ausgelesen werden. Diese Maßnahme erleichtert die weitere Verarbeitung der Einzelbits.

Die Erfindung wird im folgenden anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels näher erläutert.

Eine Datenverarbeitungsvorrichtung, die in der Zeichnung nicht in allen ihren Teilen dargestellt ist, enthält einen Bus 1, der parallele Leitungen 2 aufweist. Auf dem Bus 1 werden Adressen und andere Daten übertragen. Der in der Zeichnung gezeigte Bus besteht aus acht parallelen Leitungen 2. Je nach der Größe der Datenverarbeitungsvorrichtung und des Adressenumfangs kann sich die Anzahl der parallelen Leitungen 2 ändern.

An den Bus sind Speicherblöcke 3, 4 und 5 angeschlossen. Jeder Speicherblock hat eine Speicherkapazität von 1 Kbit. Die Anzahl der Speicherblöcke 3, 4 und 5 richtet sich nach der Zahl der Stellen eines Worts. Diese Stellen werden auf dem Bus 1 parallel übertragen. An die Leitungen 2 können z. B. neun Speicherblöcke angeschlossen sein. Acht Speicherblökken sind Daten vorbehalten. Der neunte Speicherblock, der in der Zeichnung mit 5 bezeichnet ist, dient zur

Speicherung von Paritätsbits, die beispielsweise die Daten in den anderen Speicherblöcken auf ungeradzahlige Parität ergänzen. Die Speicherblöcke 3, 4 und 5 ^iveisen je einen Eingang für das Einlesen und einen Ausgang für das Auslesen der gespeicherten Daten auf.

Der Speicherblock 5 hat einen Eingang 7 für die Eingabe eines Bit in den durch die Adresse auf den Leitungen 2 ausgewählten Speicherplatz. Weiterhin steht der Inhalt des durch die Adresse angewählten Speicherplatzes am Ausgang 8 des Speicherblocks 5 zur _Xq Verfugung.

Auf den Leitungen 2 kann eine Adresse mit acht Stellen übertragen werden. Von diesen acht Stellen dient eine dazu, den Speicherblock 5 auszuwählen. Bei acht Stellen ergibt sich ein Adressenvorrat von 2⁸. Da ₎₅ eine Stelle für den Speicherblock 5 verwendet wird, lassen sich noch 2⁷ an den Bus 1 angeschlossene Teilnehmer adressieren. Gewöhnlich ist die Anzahl der Stellen und damit der Adressenvorrat sehr viel größer. Wenn z. B. auf den acht Leitungen 2 die Adresse in zwei aufeinanderfolgenden Arbeitszyklen von je acht Bits übertragen wird, beträgt der Adressenvorrat 2'⁶. Derartig viele Adressen werden für Steuerungsaufgaben kleineren und mittleren Umfangs normalerweise nicht benötigt, so daß die Zuordnung einer Stelle der Adresse zu dem Speicherblock für die Paritätsbit nicht ins Gewicht fällt.

Der Dateneingang 7 des Speicherblocks 5 ist einerseits an den Ausgang einer Paritätsprüfschaltung 9 und andererseits an den Ausgang einer Torschaltung 10 angeschlossen. Die beiden Eingänge der Torschaltung 10 stehen jeweils mit einer Leitung 2, der z. B. de^r Stellenwert 2⁷ in einer Adresse zugeordnet ist, und mit einer nicht dargestellten Steuereinheit der Datenverarbeitungsvorrichtung in Verbindung.

Der Ausgang 8 speist einen Eingang der Paritätsprüfschaltung 9 und ein UND-Glied 11, dessen zweiter Eingang von einem Signal der Datenverarbeitungsanordnung steuerbar ist. Der Ausgang des UND-Glieds 11 ist an die Leitung 2 angeschlossen, der der binäre Stellenwert 2⁷ zugeordnet ist. Es kann aber auch eine andere Leitung 2 verwendet werden.

Es sei angenommen, daß die Leitung 2 mit dem Stellenwert 2° bei Adressierung des Speicherblocks 5 eine binäre »1« führt. Bei Befehlen, die sich auf eine Adresse mit einer binären »0« auf dieser Leitung 2 beziehen, laufen die Vorgänge in der Datenverarbeitungsanordnung in üblicher Weise ab. Die Daten werden in die Speicherblöcke 3, 4 eingelesen oder aus diesen abgerufen, wobei der Speicherblock 5 zur Aufnahme oder Abgabe eines Paritätsbit dient. Die Paritätsprüfschaltung 9 prüft oder erzeugt dabei ebenfalls in üblicher Weise das Paritätsbit, das die anderen Bits eines Worts beispielsweise auf ungerade Parität ergänzt

Wenn die Leitung 2 mit dem Stellenwert 2° eine binäre »1«. bei einer Adressierung aufweist wird eine Einzelbitspeicherzelle des Speicherblocks 5 angewählt Im Falle eines Eingabebefehls gibt die Datenverarbeitungsanordnung ein Steuersignal an den zweiten Eingang der Torschaltung 10 ab, durch die ein in einer zweiten Phase des Befehls aus der Leitung 2 mit dem Stellenwert 2⁷ übertragenes Bit über den Eingang 7 in die adressierte Speicherstelle gelangt Während dieser Eingabe sperrt die Datenverarbeitungsanordnung durch ein weiteres Steuersignal auf einer nicht näher bezeichneten Leitung die Paritätsprüfschaltung 9.

Wenn ein Auslesebefehl abläuft der sich auf den Speicherblock 5 bezieht, sperrt die Datenverarbeitungsanordnung ebenfalls die Paritätsprüfschaltung 9. Das in der adressierten Speicherzelle des Blocks 5 enthaltene Einzelbit gelangt über den Ausgang und das UND-Glied 11 auf die Leitung 2, wobei ein Steuersignal auf dem zweiten Eingang die Weiterleitung freigibt.

Die bei üblichen Datenverarbeitungsanordnungen den Paritätsbits vorbehaltenen Speicherplätze können somit auf die vorstehend erläuterte Weise für Einzelbits ausgenutzt werden. Diese Maßnahme ist besonders vorteilhaft, wenn Daten häufig in Form von Einzelbits anfallen. Derartigen Einzelbits entsprechen z. B. Magnetspulen und die Ansteuerung von Anzeigelampen. Es handelt sich dabei vorwiegend um Anordnungen in technischen Anlagen, die mit Steuerschaltungen verbunden sind. Für Steuerungsaufgaben kleinen bis mittleren Umfangs werden vielfach Mikroprozessoren verwendet, die zumeist nur Daten wortweise verarbeiten können. Dieser Verarbeitung entspricht auch eine wortweise Abspeicherung. Falls Einzelbits in Speicherplätzen für Wörter enthalten sind, werden zahlreiche Speicherstellen nicht ausgenutzt. Die erfindungsgemäße Anordnung ermöglicht eine optimale Ausnutzung der vorhandenen Speicherkapazität.

Wie oben beschrieben, können die Speicherplätze für die Daten verschieden genutzt werden. Bei Daten, denen aus Sicherheitsgründen ein Paritätsbit zugeordnet sein soll, kann die wortweise Verarbeitung in der bisher bekannten Art durchgeführt werden.

Es ist vorteilhaft, eine weitere Stelle des Adreßteils zur Steuerung der Ein- und Ausgabe der Einzelbits in wahrer oder invertierter Form vorzusehen. Dadurch lassen sich zahlreiche Programmbefehle einsparen.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Datenverarbeitende Vorrichtung mit einem Datenspeicher, in dem jeweils mehrere, zu einem Wort vereinigte Bits in Speicherzellen abspeicherbar sind, die unter einer Adresse anwählbar sind, wobei eine zusätzliche Speicherzelle je Speicherwort für die Aufnahme eines Paritätsbits vorhanden ist, dadurch gekennzeichnet, daß mittels gesonderter Adressen die den Paritätsbits zugeordneten Speicherzellen von zumindest einem Teil der Speicherwörter für die Ein- und/oder Ausgabe von Einzelbits zugänglich sind

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Datenspeicher an einen Bus (1) angeschlossen ist, dessen eine Leitung (2) bei Befehlen, die sich auf eine der gesonderten Adressen beziehen, für die Übertragung des Einzelbit vorgesehen ist

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine an die Ein- und Ausgänge des Datenspeichers (5) angeschlossene Paritätsprüfschaltung (9) bei der Auslesung der den gesonderten Adressen zugeordneten Einzelbits und der ohne Paritätsbits gespeicherten Wörter gesperrt ist

4. Vorrichtung nach Anspruch 1 oder einem der folgenden, dadurch gekennzeichnet, daß durch eine weitere Stelle im Adressteil eines Befehls festgelegt ist, ob die Einzelbit in wahrer oder invertierter Form gespeichert oder ausgelesen werden.