JPH06161797A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 CPU内部で発生したライトデータのエラーの
みならず、他のエラーの発生にも対処可能であり、且つ
一時的なエラーと恒久的な障害により発生したエラーと
を区別し得るデータ処理装置の提供を目的とする。 【構成】 本体処理部101 による処理に際してエラーが
発生したことを検出するエラー検出回路と、命令コード
とそれに対応する命令アドレスとを格納する命令コード
蓄積部131 と、少なくともリードデータ及びライトデー
タとそれらに対応するアドレスとを格納するデータ蓄積
部132 と、本体処理部101 による処理の履歴を記憶する
コンテキスト記憶レジスタ133 とを備え、エラーが発生
した場合に、本体処理部101 はコンテキスト記憶レジス
タ133 に記憶されている履歴に従って処理を再実行し、
この際に命令コード蓄積部131 は、格納されている命令
アドレスと中央処理装置から入力される命令アドレスと
を比較し、データ蓄積部132 は、格納されているデータ
アドレスと本体処理部101 から入力されるデータアドレ
スとを比較する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
更に詳述すれば、いわゆるフォールトトレラント機能を
有し、特に CPU内部で発生するノイズに起因するバス上
でのデータエラー、あるいはレジスタ，ラッチ等のデー
タ記憶手段において発生するソフトウェアエラーに対す
るエラー耐性を向上させたデータ処理装置に関する。

【０００２】

【従来の技術】近年の LSIの大規模化に伴う回路パター
ンの微細化, 回路量の増大及び複雑化により、 LSIの動
作中における一時的な動作エラーあるいは故障の発生が
無視出来ない程度になってきており、その対策としてフ
ォールトトレラント (エラー救済) 機能が重視されてい
る。

【０００３】図７はそのようなフォールトトレラント機
能を有する従来のデータ処理装置の一構成例を示すブロ
ック図である。図７において参照符号200 はCPU を示し
ている。このCPU200は、バス監視機能を有しており、本
体処理部201 及びバスインタフェイスユニット（以下、
BIUという)202を内蔵している。なお、BIU202には後述
する比較回路203 が備えられている。

【０００４】本体処理部201 とBIU202との間は、内部ア
ドレスバス210,内部データバス211及び制御信号線群212
等で相互に接続されている。また、CPU200とその外部
との通信は、BIU202と接続された外部のアドレスバス21
3,データバス214 及び制御バス215 により行われる。

【０００５】なお、参照符号216 はCPU200を通常モード
で動作させるか、または監視モードで動作させるか、即
ちCPU200のバス監視機能を機能させるか否かを指定する
モード指定信号が外部から入力されるモード指定信号線
を示している。また、参照符号217 は不一致検出信号線
であり、CPU200が内部アドレスバス210 へ出力するアド
レス, 制御信号線群212 へ出力するデータ制御信号群の
値がアドレスバス213,データバス214,制御バス215 上の
値と一致しないことを比較回路203 が検出した場合に不
一致検出信号をCPU200外部へ出力する。

【０００６】このような従来のデータ処理装置の動作は
以下の如くである。モード指定信号線216 によりCPU200
に通常モードが設定されている場合は、比較回路203 は
ディスエーブル状態になる。これにより、本体処理部20
1 に対してアドレス, データ, 制御信号群を入出力する
アドレスバス210,データバス211,制御信号線群212 はBI
U202を介してCPU200外部のアドレスバス213,データバス
214,制御バス215 とそれぞれ接続される。

【０００７】従って、通常モードが設定されている場合
にはCPU200は、本体処理部201 の処理結果をこれらのア
ドレスバス213,データバス214,制御バス215 へBIU202を
介して出力することが可能になるので、CPU200が組み込
まれているシステム中において処理を行うことが出来
る。

【０００８】一方、モード指定信号線216 によりCPU200
に監視モードが設定されている場合は、本体処理部201
の処理結果が外部へ出力される際に、処理結果を伝達す
るアドレスバス210,データバス211,制御信号線群212 の
値はBIU202を介してCPU200の外部のアドレスバス213,デ
ータバス214,制御バス215 に接続されることはなく、BI
U202内の比較回路203 に入力される。この際、CPU200の
外部のアドレスバス213,データバス214,制御バス215 上
の値は比較回路203 のもう一方の入力としてCPU200に取
り込まれる。そして、比較回路203 は両入力の値を比較
し、この比較の結果が一致していない場合に不一致検出
信号を不一致検出信号線217 を介して出力することによ
り、CPU200の外部回路に対して異常発生を通知する。

【０００９】以上のように、CPU200の本体処理部201 の
出力と各バス上の値とを比較するバス監視機能をCPU200
自体に付加したデータ処理装置複数を、それぞれのアド
レスバス213,データバス214 及び制御バス215 を相互結
合させることにより、通常の処理を行うCPU と、複数の
監視用CPU と、多数決回路を有する外部回路とで構成さ
れる高信頼化システムを構築することが可能になる。

【００１０】

【発明が解決しようとする課題】しかし、上述のような
従来例に示されているデータ処理装置では、 CPUで発生
したデータエラーが CPUから外部へ出力される際に CPU
外部のバスの値と比較する事により検出される。従っ
て、検出できるのは CPU内部で発生したライトデータの
エラーのみである。即ち、命令の解読, あるいは処理中
に発生した動作エラーによりバスサイクルが一致しない
ような場合については対処不可能である。

【００１１】また、 CPU内で一時的に発生したデータエ
ラーであっても、故障により発生した恒久的なエラーと
区別することが出来なかった。このため、高信頼性シス
テムでは、障害の発生通知を受けた後、障害対処用のソ
フトウェアを起動することにより一時的な障害であるか
否かを調べ、正常動作に回復できない場合は恒久的な障
害として障害管理ソフトウェアによりオペレータに障害
発生を通知する等の処理が行われていた。このような障
害処理用ソフトウェアで実施される一時的な障害とみな
した回復処理の試行には、 CPUのデータ処理履歴を保持
する大容量のアーカイブストアを備える必要があり、装
置が大規模になるという問題がある。

【００１２】本発明はこのような事情に鑑みてなされた
ものであり、 CPU内部で発生したライトデータのエラー
のみならず、他のエラーの発生にも対処可能であり、且
つ一時的なエラーと恒久的な障害により発生したエラー
とを区別し得るフォールトトレラント機能を有するデー
タ処理装置の提供を目的とする。

【００１３】

【課題を解決するための手段】本発明のデータ処理装置
の第１の発明は、中央処理装置による処理に際してエラ
ーが発生したことを検出するエラー検出手段と、命令コ
ードとそれに対応する命令アドレスとを格納する第１の
データ蓄積手段と、少なくともリードデータ及びライト
データとそれらに対応するアドレスとを格納する第２の
データ蓄積手段と、中央処理装置による処理の履歴を記
憶する履歴記憶手段とを備え、エラーが発生した場合
に、中央処理装置は、履歴記憶手段に記憶されている履
歴に従って処理を再実行し、この際に第１のデータ蓄積
手段は、格納されている命令アドレスと中央処理装置か
ら入力される命令アドレスとを比較し、第２のデータ蓄
積手段は、格納されているデータアドレスと中央処理装
置から入力されるデータアドレスとを比較するように構
成されている。

【００１４】本発明のデータ処理装置の第２の発明は、
中央処理装置による処理に際して内部バスの値と外部バ
スの値とを比較する比較・入出力制御手段と、命令コー
ドとそれに対応する命令アドレスとを格納する第１のデ
ータ蓄積手段と、少なくともリードデータ及びライトデ
ータとそれらに対応するアドレスとを格納する第２のデ
ータ蓄積手段と、中央処理装置による処理の履歴を記憶
する履歴記憶手段とを備え、比較・入出力制御手段によ
る比較結果が一致しない場合に、中央処理装置は、履歴
記憶手段に記憶されている履歴に従って処理を再実行
し、この際に第１のデータ蓄積手段は、格納されている
命令アドレスと中央処理装置から入力される命令アドレ
スとを比較し、第２のデータ蓄積手段は、格納されてい
るデータアドレスと中央処理装置から入力されるデータ
アドレスとを比較するように構成されている。

【００１５】

【作用】本発明のデータ処理装置の第１の発明では、エ
ラーが発生した場合には、第１のデータ蓄積手段による
比較の結果、一致する命令アドレスが存在する場合はそ
の命令アドレスに対応した命令コードを中央処理装置へ
出力し、一致する命令アドレスが存在しない場合は不一
致信号を出力し、第２のデータ蓄積手段による比較の結
果、一致するデータアドレスが存在しない場合は不一致
信号を出力し、一致するデータアドレスが存在し且つ中
央処理装置がデータリードを要求している場合はそのデ
ータアドレスに対応するデータを中央処理装置へ出力
し、データライトを要求している場合はそのアドレスに
対応して格納されているデータと中央処理装置がライト
しようとしているデータとを比較し、不一致であれば不
一致信号を出力し、制御手段は第１のデータ蓄積手段ま
たは第２のデータ蓄積手段から不一致信号が出力された
場合は恒久的な障害が発生したことを示す信号を外部へ
出力する。

【００１６】また、本発明のデータ処理装置の第２の発
明では、比較・入出力制御手段による比較の結果が不一
致である場合には、第１のデータ蓄積手段による比較の
結果、一致する命令アドレスが存在する場合はその命令
アドレスに対応した命令コードを中央処理装置へ出力
し、一致する命令アドレスが存在しない場合は不一致信
号を出力し、第２のデータ蓄積手段による比較の結果、
一致するデータアドレスが存在しない場合は不一致信号
を出力し、一致するデータアドレスが存在し且つ中央処
理装置がデータリードを要求している場合はそのデータ
アドレスに対応するデータを中央処理装置へ出力し、デ
ータライトを要求している場合はそのアドレスに対応し
て格納されているデータと中央処理装置がライトしよう
としているデータとを比較し、不一致であれば不一致信
号を出力し、制御手段は第１のデータ蓄積手段または第
２のデータ蓄積手段から不一致信号が出力された場合は
恒久的な障害が発生したことを示す信号を外部へ出力す
る。

【００１７】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。図１はフォールトトレラント機能を有す
る本発明のデータ処理装置の第１の発明の一構成例を示
すブロック図である。

【００１８】図１において、参照符号100 は本発明のデ
ータ処理装置（以下、 CPUという)であり、中央処理装
置としての本体処理部101 と再実行部102 と入出力制御
回路103 とを内蔵している。本体処理部101 は命令のデ
コード, 実行等のデータ処理を行ない、再実行部102 は
本体処理部101 内でエラーが発生した場合に命令列の再
実行を行ない、入出力制御回路103 はCPU 100 とその外
部のバス120, 121, 122 との間での信号の入出力制御を
司る。

【００１９】参照符号110, 111, 112 はそれぞれCPU 10
0 内部のアドレス信号線, データ信号線, 制御信号線を
示している。データ信号線111 は32ビット (４バイト）
構成である。また、アドレス信号線110 は30ビット構成
であり、データ４バイト毎のワードアドレスを示す。本
体処理部101,再実行部102,入出力制御回路103 はアドレ
ス信号線110 , データ信号線111,複数の制御信号線112
を介して相互に接続されている。

【００２０】複数の制御信号線112 の内で再実行部102
に接続されているのは、本体処理部101 が出力する第１
の制御信号としてのエラー信号を伝播するエラー信号線
113,データのリードまたはライトのいずれかを指定する
リード／ライト信号線114,ワードアドレスで指定される
データ４バイト中の有効バイト位置を示すバイト制御信
号線０(BC0)115及びバイト制御信号線１(BC1)116, 再実
行部102 が本体処理部101 に対して割込み信号を出力す
る割込み信号線117,本体処理部102 から出力されて命令
アクセスかデータアクセスかを示すバスアクセスタイプ
線（以下、 BATという)123である。

【００２１】エラー信号は、命令ビットパターンが本体
処理部101 で扱わない組合せであった場合の予約命令違
反、あるいはデータのパリティチェックによるパリティ
違反が発生した場合等に本体処理部101 内に備えられて
いるエラー検出手段 (図示せず) で生成され、エラー信
号線113 へ出力される。

【００２２】アドレス信号線110,データ信号線111,制御
信号線112 は入出力制御回路103 を介してCPU100外部の
アドレスバス120,データバス121,制御バス122 に接続さ
れている。また、参照符号118 は第２の制御信号として
の入出力停止信号線であり、再実行部102 が本体制御部
101 からエラー信号線113 へ出力されたエラー信号を受
けた場合に入出力停止信号が出力される。この入出力停
止信号が入出力停止信号線118 を介して入力されると、
入出力制御回路103 はCPU100内部のアドレス線110,デー
タ線111,制御信号線112 とCPU100外部のアドレスバス12
0,データバス121,制御バス122 との接続を切り離す。

【００２３】参照符号119 は再実行部102 からCPU100外
部へ障害発生信号が出力される障害発生信号線119 であ
る。障害発生信号は再実行部102 が本体処理部101 から
エラー信号線113 へ出力されるエラー信号を受けて命令
列の再実行を行なった結果、再度エラーが発生した場合
に恒久的な障害が発生したことをCPU100の外部回路に通
知する信号である。

【００２４】図２は再実行部102 の内部構成を示すブロ
ック図である。

【００２５】図２において、参照符号130 は制御手段と
しての制御部であり、命令列の再実行を制御する。参照
符号131 は命令アドレスと命令コードとを蓄積する第１
のデータ蓄積手段としての命令コード蓄積部を、参照符
号132 はデータアドレスとデータとを蓄積する第２のデ
ータ蓄積手段としてのデータ蓄積部をそれぞれ示してい
る。

【００２６】制御部130 には、履歴記憶手段としてのコ
ンテキスト記憶レジスタ133 とレジスタ値格納レジスタ
134 とが備えられている。コンテキスト記憶レジスタ13
3 は、命令コード蓄積部131 とデータ蓄積部132とが蓄
積を開始した際の本体処理部101 内のプログラムカウン
タ値(PC), スタックポインタ値(SP), プロセッサ状態語
(PSW) 等のコンテキスト情報のコピーを格納し、レジス
タ値格納レジスタ134 は、同じく汎用レジスタ, 制御レ
ジスタの内容のコピーを格納する。

【００２７】参照符号138, 137はそれぞれ制御部130 か
ら出力されて命令コード蓄積部131とデータ蓄積部132
とを制御する複数の制御信号であり、命令コード蓄積部
131とデータ蓄積部132 とに対して命令アドレス及び命
令コードの格納指示, 命令アドレスの比較指示, データ
アドレス及びデータの格納指示, データアドレス及びデ
ータの比較指示を行なう。また参照符号135, 136は命令
コード蓄積部131 及びデータ蓄積部132 から制御部130
へ不一致信号を出力する不一致信号線である。

【００２８】図２において他の参照符号は図１に示され
ている参照符号と同一である。図３は命令コード蓄積部
131 の内部ブロック構成を示す示すブロック図である。

【００２９】図３において参照符号140 は命令のアドレ
スを格納するCAM(Content Addressable Memory: 連想メ
モリ) で構成された記憶部（以下、 CAM部という) を、
参照符号 141は４バイト単位で命令コードを格納するRA
M で構成された記憶部（以下、 RAM部という) をそれぞ
れ示している。また、参照符号142 は CAM部140 から出
力される命令アドレスとアドレス信号線110 で与えられ
る命令アドレスとが一致していない場合に不一致信号を
生成して不一致信号線135 へ出力する不一致信号生成回
路である。

【００３０】図４はデータ蓄積部132 の内部ブロック構
成を示すブロック図である。

【００３１】図４において参照符号150 はデータのアド
レスを格納するCAM で構成された記憶部（以下、 CAM部
という) を、参照符号151 は４バイト単位でデータを格
納するRAM で構成された記憶部（以下、 RAM部という)
を、参照符号152 はデータ記憶部151 の出力とデータ線
111 上のデータをBC0, BC1で指定されるバイト位置情報
に従って比較するデータ比較回路をそれぞれ示してい
る。また、参照符号153は CAM部150 から出力されるCAM
内のデータアドレスとアドレス信号線110 で与えられ
るデータアドレスとの比較結果と、データ比較回路152
でのデータ比較結果とを受けて不一致信号を生成して不
一致信号線136 へ出力する不一致信号生成回路である。

【００３２】次に、図１から図４にその構成が示されて
いる本発明のデータ処理装置の第１の発明の動作につい
て説明する。

【００３３】まず、障害が発生していない通常状態での
CPU100の動作について説明する。CPU100がリセットされ
た場合、あるいは再実行部102 内の命令コード蓄積部13
1 またはデータ蓄積部132 の全てのエントリにデータが
登録された場合、再実行部102 の制御部130 は、入出力
制御回路103 に対して入出力停止信号線118 を介して入
出力停止信号を出力する。これにより、CPU100内部のア
ドレス信号線110,データ信号線111,制御信号線112 とCP
U100外部のアドレスバス120,データバス121,制御バス12
2 とが切り離されると共に、本体処理部101 に対して割
込み信号線117 を介して割込み信号が出力される。

【００３４】この割込み信号が与えられることにより、
本体処理部101 は自身の内部のコンテキスト情報である
PC, SP, PSW の値と汎用レジスタ, 制御レジスタの値と
をデータ信号線111 へ出力する。制御部130 はデータ信
号線111 上のPC, SP, PSW の値をコンテキスト格納レジ
スタ133 に格納すると共に、汎用レジスタ, 制御レジス
タの値をレジスタ値格納レジスタ134 に格納する。この
割込み処理が完了すると、制御部130 は入出力停止信号
をネゲートする。これにより、CPU100内部のアドレス信
号線110,データ信号線111,制御信号線112とCPU100外部
のアドレスバス120,データバス121,制御バス122 とが接
続状態となる。

【００３５】以後、本体処理部101 はCPU100外部に接続
されているメモリ装置等との間でアドレスバス120,デー
タバス121 及び制御バス122 を介して命令のリード, デ
ータのリード／ライト処理を行なう。

【００３６】制御部130 は本体制御部101 のバスサイク
ルを監視しており、制御信号線137,138へ制御信号を出
力することにより命令コード蓄積部131 とデータ蓄積部
132とに登録を行なう。BAT123により命令のアクセスが
指定された場合は、命令コード蓄積部131 の CAM部140
にアドレス信号線110 のアドレスが、 RAM部141 のアド
レスと対応するエントリにデータ信号線111 の命令コー
ドがそれぞれ書き込まれる。またBAT123によりデータの
アクセスが指定された場合は、データ蓄積部132 の CAM
部150 にアドレス信号線110 のアドレスが、 RAM部141
のアドレスと対応するエントリのBC0, BC1で指定された
バイト位置にデータ信号線111 のデータがそれぞれ書き
込まれる。

【００３７】このようにして順次命令コードとデータと
が命令コード蓄積部131 とデータ蓄積部132 とに登録さ
れ、いずれかが全エントリの登録を完了すると、制御部
130は再度割込み信号を割込み信号線117 を介して本体
処理部101 へ出力する。これにより、コンテキスト記憶
レジスタ133 とレジスタ値格納レジスタ134 との内容が
本体処理部101 からの出力により更新され、命令コード
蓄積部131 とデータ蓄積部132 との最初のエントリから
登録がし直される。

【００３８】次に、本体処理部101 内部でエラーが発生
し、エラー信号線113 へエラー信号が出力された場合の
動作について説明する。

【００３９】制御部130 は、エラー信号線113 を介して
エラー信号が与えられると、本体処理部101 に対して割
込み信号線117 を介して割込み信号を出力する。これに
より、コンテキスト記憶レジスタ133 の内容であるPC,
SP, PSW の値と、レジスタ値格納レジスタ134 の内容で
ある汎用レジスタ値, 制御レジスタ値とがデータ信号線
111 を介して制御部130 から本体処理部101 へ転送され
る。また、制御部130は入出力制御回路103 に対して入
出力停止信号線118 を介して入出力停止信号を出力す
る。本体処理部101 はこれらの情報に従って所定のPC値
から命令, データのフェッチを開始するが、これらのバ
スサイクルはCPU100の外部には伝達されず、再実行部10
2 との間で行なわれる。

【００４０】BAT123で命令のフェッチが指定された場合
は、当該命令のアドレスが本体処理部101 からアドレス
信号線110 へ出力されるので、このアドレス信号線110
上のアドレスが CAM部140 に入力される。この場合、該
当する命令アドレスが CAM部140 に存在すれば、対応す
る RAM部141 内の命令コードがデータ信号線111 へ出力
されて本体処理部101 に伝送される。該当する命令アド
レスが CAM部140 内に存在しなければ、不一致信号生成
回路142 から不一致信号線135 を介して不一致信号が制
御部130 に返送される。

【００４１】一方、BAT123でデータのフェッチが指定さ
れ、且つリード／ライト信号線114によりリード指定さ
れている場合は、当該データのアドレスが本体処理部10
1 からアドレス信号線110 へ出力されるので、このアド
レス信号線110 上のアドレスが CAM部150 に入力され
る。この場合、該当するデータアドレスが CAM部150 に
存在すれば、対応する RAM部151 内のデータがデータ信
号線111 へ出力されて本体処理部101 に伝送される。該
当するデータアドレスが CAM部150 に存在しなければ、
不一致信号生成回路153 から不一致信号線136 を介して
不一致信号が制御部130 に返送される。

【００４２】また、BAT123でデータのフェッチが指定さ
れ、且つリード／ライト信号線114によりライト指定さ
れている場合は、対応する RAM部151 内のデータは比較
回路152 に伝達され、本体処理部101 が出力したデータ
とBC0, BC1で示されるバイト位置指定とに従って比較さ
れる。比較回路152 で両者が一致しなかった場合のみ不
一致信号生成回路153 が不一致信号を発生して不一致信
号線136 を介して制御部130 に返送する。

【００４３】制御部130 は上述の手順に従った本体処理
部101 の処理再実行に際して、命令コード蓄積部131 ま
たはデータ蓄積部132 の登録済みエントリを全て出力し
た時点で、不一致信号線135 または136 のいずれへも不
一致信号が出力されず、且つ本体処理部101 でも障害が
発生しなかった場合は、以前の障害発生は一時的なデー
タエラーであると見做して命令コードとデータとの蓄積
を再開すると共に、入出力制御回路103 へ入出力停止信
号線118 を介して与えられている入出力停止信号をネゲ
ートする。

【００４４】しかし、上述の再実行中に不一致信号線13
5 または136 を介して不一致信号が出力されるか、再度
エラー信号本体処理部101 からエラー信号線113 を介し
て出力された場合は、制御部130 はエラー発生が恒久的
な障害が発生したこに起因するものと見做し、CPU100の
外部へ障害発生信号線119 を介して障害発生信号を出力
する。

【００４５】以上に説明したように、本発明のデータ処
理装置の第１の発明であるCPU100は、本体処理部101 内
部で一時的なデータエラーが発生した場合に、外部のア
ドレスバス120,データバス121,制御バス122 からは切離
された上で、コンテキスト記憶レジスタ133,レジスタ値
格納レジスタ134 に格納したデータ処理履歴を利用する
ことにより制御部130 の制御の下で閉じた系として命令
列の再実行が可能に構成されている。従って、この機能
を利用してフォールトトレラントシステム構築を支援す
ることが可能になる。

【００４６】図５はフォールトトレラント機能を有する
本発明のデータ処理装置の第２の発明の一構成例を示す
ブロック図である。本第２の発明では、外部のバスとの
間でアドレス, データ等の比較が行えるため、複数のCP
U にて構成されるフォールトトレラントシステムにおい
て監視機能を提供することができる。

【００４７】図５中、100Aは本発明のデータ処理装置
（以下、 CPUという) であり、中央処理装置としての本
体処理部101 と再実行部102Aと比較・入出力制御手段と
しての比較・入出力制御回路103Aとを内蔵している。本
体処理部101 は命令のデコード, 実行等のデータ処理を
行ない、再実行部102Aは本体処理部101 でエラーが発生
した場合または参照符号110, 111, 112 で示されている
内部バスと参照符号120, 121, 122 で示されている外部
バスとの間で値の不一致が発生した場合に命令列の再実
行を行い、比較・入出力制御回路103AはCPU 100Aとその
外部のバス120, 121, 122 との間での信号の入出力制御
を司ると共に、CPU100A 内部のバス110, 111, 112 の値
と外部のバス120, 121, 122 の値とを図示されていない
比較回路で比較し、一致しているか否かを検出する。

【００４８】参照符号110, 111, 112 はそれぞれCPU 10
0A内部のアドレス信号線, データ信号線、制御信号線を
示している。データ信号線111 は32ビット（４バイト）
構成である。また、アドレス信号線110 は30ビット構成
であり、データ４バイト毎のワードアドレスを示す。本
体処理部101,再実行部102A, 比較・入出力制御回路103A
はアドレス信号線110,データ信号線111,複数の制御信号
線112 を介して相互に接続されている。

【００４９】制御信号線112 の内で再実行部102Aに接続
されているのは、本体処理部101 が出力するエラー信号
を伝播するエラー信号線113,データのリードまたはライ
トのいずれかを指定するリード／ライト信号線114,ワー
ドアドレスで指定されるデータ４バイト中の有効バイト
位置を示すバイト制御信号０(BC0)115及びバイト制御信
号１(BC1)116, 再実行部102Aが本体処理部101 に対して
割込み信号を出力する割込み信号線117,本体処理部101
から出力されて命令アクセスであるかデータアクセスで
あるかを示すバスアクセスタイプ線（以下、BAT とい
う)123である。

【００５０】エラー信号は、命令ビットパターンが本体
処理部101 で扱わない組合せであった場合の予約命令違
反、あるいはデータのパリティチェックによるパリティ
違反が発生した場合等に本体処理部101 内に備えられて
いるエラー検出手段 (図示せず) で生成され、エラー信
号線113 へに出力される。

【００５１】アドレス信号線110,データ信号線111,制御
信号線112 は比較・入出力制御回路103Aを介してCPU 10
0A外部のアドレスバス120,データバス121,制御バス122
に接続される。また、参照符号118 は第２の制御信号と
しての入出力停止信号線であり、再実行部102Aが本体処
理部101 からエラー信号線113 へ出力されたエラー信号
を受けた場合あるいは比較・入出力制御回路103Aが不一
致信号線125 へ出力する第１の制御信号としての不一致
信号を受けた場合に入出力停止信号が出力される。この
入出力停止信号が入出力停止信号線118 を介して入力さ
れると、入出力制御回路103AはCPU 100A内部のアドレス
信号線110,データ信号線111,制御信号線112 とCPU 100A
外部のアドレスバス120,データバス121,制御バス122 と
の接続を切り離す。

【００５２】参照符号119 は再実行部102AからCPU 100A
外部へ障害発生信号が出力される障害発生信号線119 で
ある。障害発生信号は再実行部102Aが本体処理部101 か
らエラー信号線113 へ出力されるエラー信号または比較
・入出力制御回路103Aから不一致信号線125 へ出力され
る不一致信号を受けて命令列の再実行を行なった結果、
再度エラーが発生した場合に恒久的な障害が発生したこ
とをCPU 100Aの外部回路に通知する信号である。

【００５３】比較・入出力制御回路103Aへはモード指定
信号線124 を介してモード指定信号が入力される。モー
ド指定信号によるモード指定は通常モードと監視モード
とのいずれかが指定できる。

【００５４】モード指定信号線214 により通常モードに
設定された場合、比較・入出力制御回路103A内の比較回
路はディスエーブルとなり、本体処理部101 に対してア
ドレス信号線110,データ信号線111,制御信号線112 を介
して入出力されるアドレス,データ, 制御信号は比較・
入出力制御回路103Aを介してCPU 100A外部のアドレスバ
ス120,データバス121,制御バス122 と接続される。従っ
てCPU 100Aは、本体処理部101 による処理結果をこれら
の外部のバス120,121, 122 へ出力することが出来るの
で、システム中で実際の処理を行うことが可能になる。

【００５５】一方、モード指定信号線214 により監視モ
ードが設定された場合、本体処理部101 による処理結果
がCPU 100Aの外部へ出力される際に、処理結果を伝達す
るアドレス信号線110,データ信号線111,制御信号線112
はCPU 100A外部のアドレスバス120,データバス121,制御
バス122 とは接続されず、比較・入出力制御回路103A内
の比較回路に入力される。

【００５６】この際、外部のアドレスバス120,データバ
ス121 及び制御バス122 上の値は比較・入出力制御回路
103A内の比較回路のもう一方の入力としてCPU 100Aに取
り込まれる。そして、比較・入出力制御回路103A内の比
較回路は両者の値が一致していない場合は不一致信号線
125 を介して不一致信号を出力して再実行部102Aに通知
する。

【００５７】図６は再実行部102Aの内部構成を示すブロ
ック図である。

【００５８】図６において、参照符号130Aは制御部であ
り、命令列の再実行を制御する。参照符号131 は命令ア
ドレスと命令コードとを蓄積する第１のデータ蓄積手段
としての命令コード蓄積部を、参照符号132 はデータア
ドレスとデータとを蓄積する第２のデータ蓄積手段とし
てのデータ蓄積部をそれぞれ示している。

【００５９】制御部130 には、履歴記憶手段としてのコ
ンテキスト記憶レジスタ133 とレジスタ値格納レジスタ
134 とが備えられている。コンテキスト記憶レジスタ13
3 は、命令コード蓄積部131 とデータ蓄積部132とが蓄
積を開始した際の本体処理部101 内のプログラムカウン
タ値(PC), スタックポインタ値(SP), プロセッサ状態語
(PSW) 等のコンテキスト情報のコピーを格納し、レジス
タ値格納レジスタ134 は、同じく汎用レジスタ, 制御レ
ジスタの内容のコピーを格納する。

【００６０】参照符号138, 137はそれぞれ制御部130 か
ら出力されて命令コード蓄積部131とデータ蓄積部132
とを制御する複数の制御信号であり、命令コード蓄積部
131とデータ蓄積部132 とに対して命令アドレス及び命
令コードの格納指示, 命令アドレスの比較指示, データ
アドレス及びデータの格納指示, データアドレス及びデ
ータの比較指示を行なう。また参照符号135, 136は命令
コード蓄積部131 及びデータ蓄積部132 から制御部130
へ不一致信号を出力する不一致信号線である。

【００６１】なお、本第２の発明の命令コード蓄積部13
1 の内部構成及びデータ蓄積部132の内部構成は前述の
図３及び図４にそれぞれ示されている第１の発明の場合
と同様であるので、それらの説明は省略する。

【００６２】次に図３, 図４及び図５, 図６に示されて
いる本発明のデータ処理装置の第２の発明の動作につい
て説明する。

【００６３】まず、障害が発生していない通常状態での
CPU100の動作について説明する。CPU 100Aがリセットさ
れた場合、あるいは再実行部102A内の命令コード蓄積部
131 またはデータ蓄積部132 の全てのエントリにデータ
が登録された場合、再実行部102Aの制御部130 は、比較
・入出力制御回路103Aに対して入出力停止信号線118 を
介して入出力停止信号を出力する。これにより、CPU 10
0A内のアドレス信号線110,データ信号線111,制御信号線
112 とCPU 100A外部のアドレスバス120,データバス121,
制御バス122 とが切り離されると共に、本体処理部101
に対して割込み信号線117 を介して割込み信号が出力さ
れる。

【００６４】この割込み信号が与えられることにより、
本体処理部101 は本体処理部101 内部のコンテキスト情
報であるPC, SP, PSW の値と汎用レジスタ, 制御レジス
タの値とをデータ信号線111 へ出力する。制御部130Aは
データ信号線111 上のPC, SP, PSW の値をコンテキスト
格納レジスタ133 に格納すると共に、汎用レジスタ,制
御レジスタの値をレジスタ値格納レジスタ134 に格納す
る。この割込み処理が完了すると、制御部130Aは入出力
停止信号線118 へ出力している入出力停止信号をネゲー
トする。これにより、CPU 100A内部のアドレス信号線11
0,データ信号線111,制御信号線112 とCPU 100A外部のア
ドレスバス120,データバス121,制御バス122 とが接続状
態となる。

【００６５】以後、本体処理部101 はCPU 100A外部に接
続されているメモリ装置等との間でアドレスバス120,デ
ータバス121 及び制御バス122 を介して命令のリード,
データのリード／ライト処理を行なう。

【００６６】制御部130Aは本体処理部101 のバスサイク
ルを監視しており、制御信号線137,138へ制御信号を出
力することにより命令コード蓄積部131 とデータ蓄積部
132とに登録を行なう。BAT123により命令のアクセスが
指定された場合は、命令コード蓄積部131 の CAM部140
にアドレス信号線110 のアドレスが、 RAM部141 のアド
レスと対応するエントリにデータ信号線111 の命令コー
ドがそれぞれ書き込まれる。またBAT123によりデータの
アクセスが指定された場合は、データ蓄積部132 の CAM
部150 にアドレス信号線110 のアドレスが、 RAM部141
のアドレスと対応するエントリのBC0, BC1で指定された
バイト位置にデータ信号線111 のデータがそれぞれ書き
込まれる。

【００６７】このようにして順次命令コードとデータと
が命令コード蓄積部131 とデータ蓄積部132 とに登録さ
れ、いずれかが全エントリの登録を完了すると、制御部
130Aは再度割込み信号を割込み信号線117 を介して本体
処理部101 へ出力する。これにより、コンテキスト記憶
レジスタ133 とレジスタ値格納レジスタ134 との内容が
本体処理部101 からの出力により更新され、命令コード
蓄積部131 とデータ蓄積部132 との最初のエントリから
登録がし直される。

【００６８】次に、本体処理部101 内部で障害が発生し
た場合の動作について説明する。本体処理部101 内部で
障害が発生してエラー信号がエラー信号線113 へ出力さ
れた場合、または比較・入出力制御回路103Aで不一致が
検出されて不一致信号線125 へ出力されている不一致信
号がアサートされた場合、制御部130Aは第１の発明の場
合と同一の動作を行なう。但し、不一致信号がアサート
された場合は、その時点の外部バスの値が命令コード蓄
積部131 またはデータ蓄積部132 に格納される。

【００６９】制御部130Aはエラー信号線113 を介してエ
ラー信号または不一致信号線125 を介して不一致信号が
与えられると本体処理部101 に対して割込み信号線117
を介して割込み信号を出力する。これにより、コンテキ
スト記憶レジスタ133 の内容であるPC, SP, PSW の値
と、レジスタ値格納レジスタ134 の内容である汎用レジ
スタ値, 制御レジスタ値の値とがデータ信号線111 を介
して制御部130 から本体処理部101 へ転送される。ま
た、制御部130 は比較・入出力制御回路103Aに対して入
出力停止信号線118 を介して入出力停止信号を出力す
る。

【００７０】モード指定信号線124 により監視モードが
設定されている場合は、CPU 100Aへの外部バスの値の取
り込みと、外部バスとの比較とが停止される。一方、通
常モードが設定されている場合は、CPU 100Aと外部バス
との間でのアドレス, データ, 制御信号の授受が停止さ
れる。本体処理部101 はこれらのコンテキスト情報,汎
用レジスタ, 制御レジスタの値に従って所定のPC値から
命令, データのフェッチを開始するが、これらのバスサ
イクルはCPU 100Aの外部には伝達されず、再実行部102A
との間で行なわれる。

【００７１】BAT123で命令のフェッチが指定された場合
は、当該命令のアドレスが本体処理部101 からアドレス
信号線110 へ出力されるので、このアドレス信号線110
上のアドレスが CAM部140 に入力される。この場合、該
当する命令アドレスが CAM部140 に存在すれば、対応す
る RAM部141 内の命令コードがデータ信号線111 へ出力
されて本体処理部101 に伝送される。該当する命令アド
レスが CAM部140 内に存在しなければ、不一致信号生成
回路142 から不一致信号線135 を介して不一致信号が制
御部130 に返送される。

【００７２】一方、BAT123でデータのフェッチが指定さ
れ、且つリード／ライト信号線114によりリード指定さ
れている場合は、当該データのアドレスが本体処理部10
1 からアドレス信号線110 へ出力されるので、このアド
レス信号線110 上のアドレスが CAM部150 に入力され
る。この場合、該当するデータアドレスが CAM部150 に
存在すれば、対応する RAM部151 内のデータがデータ信
号線111 へ出力されて本体処理部101 に伝送される。該
当するデータアドレスが CAM部150 に存在しなければ、
不一致信号生成回路153 から不一致信号線136 を介して
不一致信号が制御部130 に返送される。

【００７３】また、BAT123でデータのフェッチが指定さ
れ、且つリード／ライト信号線114によりライト指定さ
れている場合は、対応する RAM部151 内のデータは比較
回路152 に伝達され、本体処理部101 が出力したデータ
とBC0, BC1で示されるバイト位置指定とに従って比較さ
れる。比較回路152 で両者が一致しなかった場合のみ不
一致信号生成回路153 が不一致信号を発生して不一致信
号線136 を介して制御部130 に返送する。

【００７４】制御部130 は上述の手順に従った本体処理
部101 の処理再実行に際して、命令コード蓄積部131 ま
たはデータ蓄積部132 の登録済みエントリを全て出力し
た時点で、不一致信号線135 または136 のいずれへも不
一致信号が出力されず、且つ本体処理部101 でも障害が
発生しなかった場合は、以前のエラー発生は一時的なデ
ータエラーであると見做して命令コードとデータとの蓄
積を再開すると共に、比較・入出力制御回路103Aに入出
力停止信号線118 を介して与えられている入出力停止信
号をネゲートする。

【００７５】しかし、上述の再実行中に不一致信号線13
5 または136 を介して不一致信号出力されるか、再度エ
ラー信号が本体処理部101 からエラー信号線113 を介し
て出力された場合は、制御部130 は以前のエラー発生は
恒久的な障害が発生したことによるものと見做し、CPU
100Aの外部へ障害発生信号線119 を介して障害発生信号
を出力する。

【００７６】なお、上述の実施例では再実行部102Aに命
令コード, データの蓄積開始時のコンテキスト保持レジ
スタと汎用レジスタ, 制御レジスタの値を記憶するレジ
スタを配置したが、これらのレジスタを本体処理部101
内に配置し、再実行部102Aから出力される割込み信号に
従って本体処理部101 内で現在使用中のコンテキスト及
び汎用レジスタ, 制御レジスタの値を退避するように構
成しても上記実施例と同様の効果を得ることができる。

【００７７】

【発明の効果】異常に詳述したように、フォールトトレ
ラント機能を有する本発明のデータ処理装置によれば、
障害発生時に、CPU 外部とデータの授受を一時的に停止
し、データ蓄積手段に命令とデータの蓄積を開始した時
点の処理履歴を履歴記憶手段から本体処理部に書き戻し
た後、 CAMとRAM とで構成されたデータ蓄積手段との間
で、障害発生時点までの処理を再実行することがてきる
ので、この処理で再度障害が発生するか否かにより恒久
的な障害が発生しているか一時的なエラーであったかを
判断することが可能にな。従って、障害対処用ソフトウ
ェアを起動して、大容量のアーカイブストアに蓄えられ
たCPU のデータ処理履歴に従って一時的な障害か否かを
調査する必要がなくなる。つまり障害対処用の外部回路
及びソフトウェアの処理が軽減され、更に大量のCPU デ
ータ処理履歴格納用のアーカイブストアが不用となりデ
ータ処理装置を小型化できる。

【図面の簡単な説明】

【図１】フォールトトレラント機能を有する本発明のデ
ータ処理装置の第１の発明の一構成例を示すブロック図
である。

【図２】本発明のデータ処理装置の第１の発明の再実行
部の内部構成を示すブロック図である。

【図３】本発明のデータ処理装置の第１の発明の命令コ
ード蓄積部の内部ブロック構成を示す示すブロック図で
ある。

【図４】本発明のデータ処理装置の第１の発明のデータ
蓄積部の内部ブロック構成を示すブロック図である。

【図５】フォールトトレラント機能を有する本発明のデ
ータ処理装置の第２の発明の一構成例を示すブロック図
である。

【図６】本発明のデータ処理装置の第２の発明の再実行
部の内部構成を示すブロック図である。

【図７】従来のデータ処理装置の一構成例を示すブロッ
ク図である。

【符号の説明】

100 CPU 100A CPU 101 本体処理部 102 再実行部 102A 再実行部 103 入出力制御回路 103A 比較・入出力制御回路 130 制御部 130A 制御部 131 命令コード蓄積部 132 データ蓄積部 133 コンテキスト記憶レジスタ 134 レジスタ値格納レジスタ 142 不一致信号生成回路 153 不一致信号生成回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、 前記中央処理装置による処理に際してエラーが発生した
   ことを検出するエラー検出手段と、 命令コードとそれに対応する命令アドレスとを格納する
   第１のデータ蓄積手段と、 少なくともリードデータ及びライトデータとそれらに対
   応するアドレスとを格納する第２のデータ蓄積手段と、 前記中央処理装置による処理の履歴を記憶する履歴記憶
   手段と、 前記第１のデータ蓄積手段，前記第２のデータ蓄積手
   段，前記履歴記憶手段に対する書込み，読出しを制御す
   ると共に、エラー発生を示す第１の制御信号が前記エラ
   ー検出手段から与えられた場合に前記中央処理装置に処
   理を一時停止させる第２の制御信号を出力する制御手段
   とを備え、 前記中央処理装置は、前記制御手段から前記第２の制御
   信号が出力された場合に、前記履歴記憶手段に記憶され
   ている履歴に従って処理を再実行し、 前記第１のデータ蓄積手段は、前記中央処理装置が処理
   を再実行する際に、格納されている命令アドレスと前記
   中央処理装置から入力される命令アドレスとを比較し、
   一致する命令アドレスが存在する場合はその命令アドレ
   スに対応した命令コードを前記中央処理装置へ出力し、
   一致する命令アドレスが存在しない場合は不一致信号を
   出力し、 前記第２のデータ蓄積手段は、前記中央処理装置が処理
   を再実行する際に、格納されているデータアドレスと前
   記中央処理装置から入力されるデータアドレスとを比較
   し、一致するデータアドレスが存在しない場合は不一致
   信号を出力し、一致するデータアドレスが存在し且つ前
   記中央処理装置がデータリードを要求している場合はそ
   のデータアドレスに対応するデータを前記中央処理装置
   へ出力し、データライトを要求している場合はそのアド
   レスに対応して格納されているデータと前記中央処理装
   置がライトしようとしているデータとを比較し、不一致
   であれば不一致信号を出力し、 前記制御手段は、前記第１のデータ蓄積手段または第２
   のデータ蓄積手段から不一致信号が出力された場合は恒
   久的な障害が発生したことを示す信号を外部へ出力すべ
   くなしてあることを特徴とするデータ処理装置。
2. 【請求項２】 中央処理装置と、 命令コードとそれに対応する命令アドレスとを格納する
   第１のデータ蓄積手段と、 少なくともリードデータ及びライトデータとそれらに対
   応するアドレスとを格納する第２のデータ蓄積手段と、 前記中央処理装置による処理の履歴を記憶する履歴記憶
   手段と、 内部バスと外部バスとの間の信号の入出力を制御すると
   共に両バスの値を比較する比較・入出力制御手段と、 前記第１のデータ蓄積手段，前記第２のデータ蓄積手
   段，前記履歴記憶手段に対する書込み，読出しを制御す
   ると共に、前記比較・入出力制御手段による比較結果が
   不一致であることを示す第１の制御信号が与えられた場
   合に前記中央処理装置に処理を一時停止させる第２の制
   御信号を出力する制御手段とを備え、 前記中央処理装置は、前記制御手段から前記第２の制御
   信号が出力された場合に、前記履歴記憶手段に記憶され
   ている履歴に従って処理を再実行し、 前記第１のデータ蓄積手段は、前記中央処理装置が処理
   を再実行する際に、格納されている命令アドレスと前記
   中央処理装置から入力される命令アドレスとを比較し、
   一致する命令アドレスが存在する場合はその命令アドレ
   スに対応した命令コードを前記中央処理装置へ出力し、
   一致する命令アドレスが存在しない場合は不一致信号を
   出力し、 前記第２のデータ蓄積手段は、前記中央処理装置が処理
   を再実行する際に、格納されているデータアドレスと前
   記中央処理装置から入力されるデータアドレスとを比較
   し、一致するデータアドレスが存在しない場合は不一致
   信号を出力し、一致するデータアドレスが存在し且つ前
   記中央処理装置がデータリードを要求している場合はそ
   のデータアドレスに対応するデータを前記中央処理装置
   へ出力し、データライトを要求している場合はそのアド
   レスに対応して格納されているデータと前記中央処理装
   置がライトしようとしているデータとを比較し、不一致
   であれば不一致信号を出力し、 前記制御手段は、前記第１のデータ蓄積手段または第２
   のデータ蓄積手段から不一致信号が出力された場合は恒
   久的な障害が発生したことを示す信号を外部へ出力すべ
   くなしてあることを特徴とするデータ処理装置。