JPH02301836A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明のｌゴ１的］ （産業上の利用分野） 本発明は二重化されたデータ処理システムに係り、特に
ｍ系統のデータ処理装置の異常検出と、異常が発生した
系統の判別を行ない、またその判別結果に対応した回復
措置を適宜行なう機能を錨えたデータ処理システムに関
する。

（従来の技術） 中央処理装置と記憶装置を有するデータ処理装置の信頼
性を向上させる方法として、多重化か知られている。例
えば二重化されたデータ処理システムにおいては、実質
的に同一（Ｉｌ、ｙ成のデータ処理装置をｍ系統設置し
、両系統の出力を比較して、一致すれば＋１ｇ常とみな
し、不一致であれば異常発生とみなす。そして、異常を
検出した場合は、例えば両系統のデータ処理装置にテス
トブロクラムを通ずことにより、異常な系統と異常な系
統とを判別し、正常な系統の方を以後動作させる。

この方法では正常な系統を見付けるためにテストプログ
ラムを通している間は、本来のデータ処理を中断しなけ
ればならないという問題かある。また、異常発生後は一
系統のみ動作させるため、ｍ系統の出力の比較による異
常検出か不ｉｊＪ能となり、信頼性か著しく低下してし
まう。

三重化またはそれ以上の多重化（ｎ重化）では、実質的
に同一構成のデータ処理装置をｎ系統設置し、各系統の
出力を比較して、全部一致すれば正常とみなし、一致し
なければ多数決で多数の方を正常動作しているとみなす
。そして、ｎ系統で出力が不一致となり、多数決の結果
、ｍ系統（ｍａｎ）で異常発生であれば、後は正常なｎ
−ｍ系統を動作させる。

このｎ重化によれば、動作を中断させること無く正常な
系統と異常な系統の判別ができるが、データ処理装置を
多数設置しなければならないため、システムのコストが
増大し、また大型化するという欠点がある。

一方、データ処理装置の信頼性、特に記憶装置のデータ
の信頼性を向上させる方法として、記憶装置にデータを
記憶させる際、パリティピットをデータビットに付加し
、記憶装置からの読出し時、パリティチェックを行なう
ことにより、データのエラーを検出する方法がある。

しかしながら、パリティピットを付加したたけてはエラ
ー検出はできても、エラー訂正はできない。また、パリ
ティピット自体か誤っている場合は、データビットか正
しくともエラー発生とみなされてしまう。

（発明か解決しようとする課題） 上述したように、従来の二重化されたデータ処理システ
ムでは、異常発生時に正常な系統を判別するためにテス
トプログラムを走らせて本来のデータ処理を中断しなけ
ればならず、また異常発生後は一系統のみ動作させるた
めに異常検出か不可能となり、信頼性か著しく低下する
という問題かある。

また、三重化またはそれ以」二の多重化を行なうと、シ
ステムのコストが高くなり、大型化するという問題かあ
る。

さらに、パリティピットをデータビットに付加して記憶
装置に記憶する方法は、エラー検出はできても訂正がで
きず、しかもパリティビット自体が誤っている場合は、
データビットが異常でなくとも異常と判断されるという
問題がある。

１、、発明の目的は、データ処理装置を二系統設置した
二重化構成により、動作を中断することなく異常検出と
異常か発生した方の系統を判別でき、また正常な状態を
異常と誤認することがなく、信頼性の旨い異常検出がで
きるるデータ処理システムを提供することにある。

本発明の他の１」的は、二重化構成において異常の発生
した系統を回復させて再び二重化構成で動作することか
できるデータ処理システムを提供することにある。

［発明の）Ｉ１１成］ （課題を解決するだめの手段） 本発明は、実質的に同一構成の第１及び第２系統のデー
タ処理装置からの同種の信号を比較して、第１または第
２のデータ処理装置の異常を検出する第１の異常検出手
段とは別に、第１及び第２系統のデータ処理装置の少な
くとも一方に、例えばパリティチェックを用いて系統別
の異常を検出する第２の異常検出手段を設けることによ
り、異常検出と異常が発生した系統の判別かできるよう
にしたことを基本的な特徴とする。

そして、第１の異常検出手段により異常か検出されたと
きは、第２の異常検出手段により異常か検出されない方
の系統のデータ処理装置内の記憶装置から、異常が検出
された系統のデータ処理装置内の記憶装置へデータを転
送する転送手段を設けることによって、異常の発生した
系統を回復させるようにする。

また、転送手段は好ましくは第１の異常検出手段により
異常か検出され、且つ系統別にそれぞれ設けた第２の異
常検出手段により第］及び第２のデータ処理装置のいず
れか一方のみ異常か検出されたとき、第２の異常検出手
段により異常か検出されない系統のデータ処理装置内の
記憶装置から、異常か検出された系統のデータ処理装置
内の記憶装置へデータを転送する。

（作用） このように本発明では二重化されたデータ処理システム
において、第１の異常検出手段により異常の発生が検出
され、更に第２の異常検出手段により、システムの動作
を中断せずに、異常か発生した方の系統が判別される。

この場合、例えばパリティチェックを用いた第２の異常
検出手段が、実際は異常でないにもかかわらず異常と検
出した場合でも、第１の異常検出手段の結果を優先させ
ることにより、信頼性の高い異常検出かなされる。

また、このように異常の発生した系統が判別された場合
、異常が検出された系統のデータ処理装置内の記憶装置
から、異常か検出されない系統のデータ処理装置内の記
憶装置にデータを転送することで、異常の発生した系統
が回復され、以後は信頼性の高い二重化構成で動作が継
続される。

更に、第２の異常検出手段を第１及び第２系統のデータ
処理装置にそれぞれ設けた構成において、第１の異常検
出手段により異常が検出されても、第２の異常検出手段
により第１及び第２系統のデータ処理装置のいずれか一
方に異常か検出された場合たけデータの転送を行ない、
第２の異常検出手段により両方に異常か検出された場合
及び両方とも異常か検出されない場合はデータ転送を行
なわないので、誤った回復措置がなされることはない。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例に係るデータ処理システムで
あり、第１及び第２系統のデータ処理装置１０．２０に
よって二重化されている。

第１系統のデータ処理装置１０はＣＰＵ　（中央処理装
置）］１、メモリ（記憶装置）１２及びコンソール１３
を主体に構成され、これらかＣＰＵバス］４により接続
されている。また第２系統のデータ処理装置２０も同様
に、ＣＰＵ２］、メモリ２２及びコンソール２３を主体
に構成され、これらかＣＰＵハス２４により接続されて
いる。第１及び第２系統のデータ処理装置１０．２０は
同じプログラムの同し番地の命−］〇　− 令を実行するように設定されている。

ここで、第１系統のデータ処理装置１０は第２系統のデ
ータ処理装置２０と若干界なり、メモリ１２内のデータ
には１バイト＋４ｉ位でパリティビットか付加され（記
号Ｐがパリティビットを模式的に表わす）、またこれに
対応して第２の異常検出手段を構成するパリティチェッ
カ／ジェネレータ１５が設けられている。メモリ１２へ
のデータ書込み時にパリティビットを生成するのがパリ
ティチェッカ／ジェネレータ１５のジェネレータ部であ
り、メモリ１２からのデータ読出し時にパリティのチェ
ックをするのがチェッカ部である。パリティチェックの
結果は、メモリ１２内の対応するバイトのデータが正常
であれば’ｏ”、異常であれば“１”になるものとする
。

第１の異常検出手段としての比較回路３１は、ＣＰＵバ
ス１４．２４のデータ信号線上のデータ（メモリ１２．
２２内のデータビットの値）を比較し、一致していれば
データ処理装置］１゜−］　１　　− ２］はいずれも正常として“０”を出力し、不一致であ
ればいずれか一方か異常として１″を出力する。比較回
路３１の°“１”出力は、ＣＰＵＩＩ、２１に対してエ
ラー割込み信号３４として与えられる。

エラーレジスタ３２はパリティチェックの結果と、比較
回路３１の出力を記憶保持する。エラーレジスタ３２の
内容は、ＣＰＵハス１４゜２４を介してＣＰＵ１．］、
、２１に与えられる。

ＣＰＵＩＩ、２１はエラーレジスタ３２の内容を読込ん
で、異常の発生した系統を判別する。

転送回路３３はメモリ１２．２２間のデータ転送を行な
う回路であり、ＣＰＵＩＩ、２］からの指示に従ってメ
モリ１２からメモリ２２へ、またはメモリ２２からメモ
リ１２ヘデータを転送する。

次に、本実施例の動作を説明する。まず、データ処理装
置１０．２０かいずれも正常に動作している場合につい
て述べる。

ＣＰＵ１］、、２１は同時に同じ番地にアクセ−１２−
’ スしており、例えばオペランドのメモリ・リードを行な
う場合は同じアドレスデータをＣＰＵバス１．４．２４
に出す。これによりメモリ１２゜２２からＣＰＵバス１
４．２４に乗っているアドレスデータにより指示された
番地の内容が読出される。この時、ＣＰＵバス１４．２
４＋７）データ信号線上のデータ値は同じであるから、
比較回路３１の出力は“０”である。また、このときパ
リティエラーは発生しないので、パリティチェッカ／ジ
ェネレータ］５の出力（パリティチェック結果）も“０
パである。従って、ＣＰＵＩＩ、２１はそれぞれＣＰＵ
バス１４゜２４からオペランドを取り込み、正常に動作
する。

次に、異常すなわちエラーが発生した場合の具体例とし
て、第１系統のデータ処理装置１０内のメモリ１２のエ
ラーか発生した場合の動作を説明する。このような場合
、まずエラー割り込みか受はイ・ｊけられて、異常の発
生した系統（第１系統）か判別され、その後に正常な系
統−１３＝ （第２系統）のデータ処理装置２０内のメーモリ２２か
ら、転送回路３３を介して第１系統のデー処理装置１０
内のメモリ］２にデータか転送される。

ここで、メモリ１２のエラーとしては、ある瞬間にある
データビットか不良となり、もともと“Ｏ”であったも
のか“１”になったエラーを想定する。そして、このエ
ラーしたデータビットを含むバイトが続出される場合を
考える。

ＣＰＵＩＩ、２１は前述と同様に、同時に同じ番地にア
クセスしてメモリ・リードを行ない、同じアドレスデー
タをＣＰＵバス１４．２４に出す。これによりメモリ］
２．２２からＣＰＵバス１４．２４に乗っているアドレ
スデータにより指示された番地の内容が読出される。こ
の時、メモリ１２よりビット不良を起こしたハイドが読
出されると、そのバイトでパリティエラーが発生するの
で、パリティチェッカ／ジェネレータ１５の出力か“１
”となる。

このビット不良を持つバイトが読出される時、ＣＩ）　
Ｕハス２４のデータ信号線上のデータは正しいか、ＣＰ
Ｕハス１４のデータ信号線上のデータは誤っているから
、両データ信号線上のデータ値は不一致となる。このた
め比較回路３１の出力は“１″となって、エラー割込み
信号３４か発生ずるのて、ＣＰＵｌ１．２１にエラー割
込みかなされる。

パリティチェッカ／ジェネレータ１５及び比較回路３１
から１”か出力されると、エラーレジスタ３２の対応す
るビットかそれぞれ“１″となる。ＣＰＵ１］、、２１
はエラー割込み処理中にエラーレジスタ３２の内容を読
込むことにより、第１系統でエラーが発生し、メモリ１
２の内容が一部誤っていることを判別できる。

こうして第１系統でエラーか発生したことが判別される
と、ＣＰＵＩＩ、２１により転送回路３３か制御され、
正しい内容が記憶されている第２系統のデータ処理装置
２０内のメモリ２２から、第１系統のデータ処理装置１
０内のメモリ］２に記憶内容か全部転送される。この転
送か終了すると、メモリ１２．２２の内容が一致するの
で、再び二重化構成で信頼性の高い動作を続けることか
一部きる。

また、第２系統でエラーが発生した場合も同様であり、
その場合は比較回路３コの出力か′］”になると共に、
パリティチェッカ／ジェネレータ］５の出力が０°′と
なるのて、ＣＰＵＩＩ、２１てエラーレジスタ３２の内
容を読込むことにより、第２系統でエラーか発生したこ
とが分かる。

上の説明ではメモリ１２．２２内のデータビットにエラ
ーが生じた場合について述べたが、データビットにはエ
ラーか発生せず、パリティビットにエラーか発生するこ
ともあり得る。この場合、例えばメモリ１２内のパリテ
ィビットにエラーか発生ずるとパリティチェッカ／ジェ
ネレータ］５の出力か“１”となるか、ＣＰＵハス１．
４．２４のデータ信号線上のデータ値（メモリ１２．２
２内のデータビットの値）は一致するので、比較回路３
コの出力は”Ｏ”と−１６＝ なって、エラー割込み信号３４は発生されず、ＣＰＵＩ
Ｉ、２１にエラー割込みはなされない。

このように比較回路３］による異常検出結果をパリティ
チェックによる異常検出結果より優先させることによっ
て、パリティチェックのみによる異常検出結果を用いる
従来の方式のように正常な状態を誤って異常と検出しま
うことがなく、信頼性の高い異常検出が可能となる。

第２図は本発明の他の実施例であり、第２系統のデータ
処理装置２０にもパリティチェッカ／ジェネレータ２５
を設けた点が第１図の実施例と大きく異なる。また、こ
れに伴いエラーレジスタ３２もパリティチェッカ／ジェ
ネレータ２５の出力を保持するビットが新たに追加され
ている。

さらに、本実施例では比較回路３１およびパリティチェ
ッカ／ジェネレータ１５．２５の出力の関係を論理判断
する論理回路３５が設けられ、この論理回路３５によっ
てエラー割込み信号３４か生成される。論理回路３５は
この例では、比較回路３］の出力とパリティチェッカ／
ジェネレータ１５の出力とを入力とするアンド（ＡＮＤ
）回路３６、比較回路３１の出力とパリティチェッカ／
ジェネレータ２５の出力とを入力とするＡＮＤ回路３７
、およびＡＮＤ回路３６．３７の出力を人力とするイク
シクルーシヴ・オア（ＸＯＲ）回路３８によって構成さ
れる。

次に、本実施例の動作を説明する。ます、データ処理装
置１０．２０がいずれも正常な場合の動作は、第１の実
施例と同様である。すなわち、この場合はＣＰＵバス１
．４．２４のデータ信号線上のデータ値は同じであり、
比較回路３］の出力は′０′°となるから、パリティチ
ェッカ／ジェネレータ１５．２５の出力に関係なく論理
回路３５の出力は“０”となる。従って、ＣＰＵＩＩ、
２］に対しエラー割込み信号３４は供給されず、データ
処理装置１０．２０は動作を続行する。

次に、異常すなわちエラーか発生した場合の具体例とし
て、先の実施例の動作説明の場合と同様に第１系統のデ
ータ処理装置１０内のメモリ］２のエラーか発生した場
合の動作を説明する。先と同様にメモリ１２のエラーと
しては、ある瞬間にあるデータビットか不良となり、も
ともと′０゛′であったものが゛１′′になったエラー
を想定し、このエラーしたデータビットを含むバイトか
読出される場合を考える。

ＣＰＵＩＩ、２１か同時に同じ番地にアクセスしてメモ
リ・リードを行ない、同じアドレスデータをＣＰＵバス
１４．２４に出すことによって、メモリ１２．２２から
ＣＰＵバス］４゜２４に乗っているアドレスデータによ
り指示された番地の内容か読出される。この時、メモリ
］２よりビソト不良を起こしたバイトか続出されると、
そのハイドでパリティエラーが発生するので、パリティ
チェッカ／ジェレータ］５が］”を出力する。一方、メ
モリ２２の内容は誤っていないので、パリティチェッカ
／ジェレータ２５の出力は′０”のままである。そして
、メモリ］２からビソト不良を持つバイトか続出される
時、ＣＰＵハス１４．２４のデータ信号線上のデータは
不一致となるので、比較回路３１の出力は１”となる。

従って、論理回路３５においてＡＮＤ回路３６のに出力
は′１”、ＡＮＤ回路３７の出力は０”となるから、Ｅ
ＯＲ回路３８の出力、すなわち論理回路３５の出力は′
１”となり、エラー割込み信号３４が発生される。これ
によりＣＰＵ１１．２１にエラー割込みかなされる。

また、この場合パリティチェッカ／ジェレータ］５及び
比較回路３］から］′°か出力されてエラーレジスタ３
２の対応するビットかそれぞれ］′°　となり、またパ
リティチェッカ／ジェレータ２５から０″′か出力され
てエラーレジスタ３２の対応するビットか０′°となる
。

ＣＰＵＩ］、２１はエラー割込み処理中にエラーレジス
タ３２の内容を読込むことにより、第１系統でエラーか
発生し、メモリ１２の内容か一部誤っていることを判別
かできる。従って以後は先の実施例と同様にＣＰＵ１１
．２１により転送回路３３か制御され、正しい内容が記
憶されている第２系統におけるメモリ２２から、第１系
統におけるメモリ］２に記憶内容が全部転送されること
によって、メモリ１．２．２２の内容か一致し、再び二
重化構成での動作が可能となる。

第２系統でエラーが発生した場合は、比較回路３１の出
力か］“になると共に、パリティチェッカ／ジェネレー
タ１５の出力が“０”、パリティチェッカ／ジェネレー
タ２５の出力が“］”となるので、論理回路３５の出力
が“］“となってエラー割込みかなされ、かつＣＰＵ１
１．２１でエラーレジスタ３２の内容を読込むことによ
り、第２系統でエラーか発生したことか分かる。

ところで、口■脂性は低いか、メモリ１２．２２のいず
れかでデータビットに誤りか生じ、同時にメモリ１２．
２２のいずれかでパリティヒツトに誤りか生じることも
あり得る。このような場合、例えば第１図の実施例のよ
うに一方の系統でのみパリティチェックを行なうと、異
常が発生した系統を誤って検出し、誤った異常回復措置
を行なうおそれかある。

本実施例によれば、このような場合は比較回路３１の出
力に対応したエラーレジスタ３２のビットか“］”とな
ることにより、異常か発生したことは検出されるか、エ
ラー割込みはなされない。すなわち、メモリ１２又はメ
モリ２２でデータビットに誤りが生じると、比較回路３
１の出力は］”となるか、このとき同時にメモリ］２ま
たは２２でパリティビットに誤りか生じたとすると、パ
リティチェッカ／ジェネレータ１５．２５の出力か両方
ともＯ”または両方とも１“となるため、論理回路３５
の出力は°Ｏ″となる。

従って、このような場合はエラー割込みはなされず、単
に異常か発生したことのみか検出される。これにより、
例えば誤ったメモリの内容を正しいものとして他方のメ
モリに転送してしまうような、誤った回復措置がなされ
ることを回避できる。

また、本実施例では第１及び第２系統のデータ処理装置
１０．２０か全く同一構成であるため、製造」二有利で
あるばかりでなく、いずれか一方か回復できない異常を
生じた場合にデータ処理装置全体を交換するための予備
装置が１台で済むという利点がある（例えば両装置の構
成か若干光なる場合は、予備装置を２組用意しておかな
ければならない）。

本発明は上述した実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変形して実施することが
できる。例えば実施例では第２の異常検出手段としてメ
モリ１２．２２内のデータのパリティチェックを行なう
例を示したか、ＣＰＵハス１４．２４の少なくとも一方
にパリティ信号線をイ・Ｊ加して、ＣＰＵバス１４゜２
４の異常検出を行なうようにしてもよい。これにより例
えばアドレスデータにパリティビットをイ・ｊ加するこ
とかでき、アドレスデータの異常検出と、異常か発生し
た系統の判別かできる。

また、第２の異常検出手段としてはパリティチェックで
なく、誤り３’Ｊ正？〕号（ＥｒｒｏｒＣｏｒｒｅｃｔ
ｉｎｇ　Ｃｏｄｅ：ＥＧＧ）を用いてもよい。

さらに、第１および第鄭の異常検出手段により異常を検
出した際の回復措置としては、異常を検出した系統の電
源を遮断して修理し、（１ｆび電源を投入して転送手段
により正常な系統のメモリから異常か検ｊ七された系統
のメモリに転送するｈ法も有効である。この場合、系統
別に電源の投入／遮断をｉｊなう手段を設けることで対
応できる。

［発明の効果コ 本発明によれば、二重化されたデータ処理システムにお
いて、第１及び第２の異常検出手段の併用により、シス
テムの動作を中断することなく、異常の発生と異常が発
生した系統の判別かできる。この場合、例えばパリティ
チェックのみを用いて異常検出を行なう方式のように異
常でないにもかかわらず異常と検出してしまう可能性か
低く、信頼性の高い異常検出が可能である。

また、このような異常検出と異常の発生した系統の判別
のみてなく、異常の発生した系統を回復させることによ
り、異常発生後も二重化構成により動作を続けることが
でき、信頼性が向上する。

さらに、第１の異常検出手段により異常か検出された場
合でも、第２の異常検出手段により第１及び第２系統の
データ処理装置の両方に異常か検出された場合や両方と
も異常が検出されない場合は、データ転送を行なわない
ことにより、誤った回復措置かなされないようにするこ
とかできる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ処理システムの
構成を示すブロック図、第２図は本発明の他の実施例に
係るデータ処理システムの構成を示すブロック図である
。 １０．２０・・データ処理装置 −２５＝ １　］、２ｌ−ＣＰＵ　（中央処理装置）１２．２２・
・メモリ（記憶装置） １４．２４・・ＣＰＵハス １５．２５・・・パリティチェッカ／ジェネレータ（第
２の異常検出手段） ３１・比較回路（第１の異常検出手段）３２・・・エラ
ーレジスタ ３３・・・転送回路 ３４・・・エラー割込み信号 ３５・・論理回路

Claims (3)

【特許請求の範囲】
1. （１）中央処理装置と記憶装置とをそれぞれ有する実質
   的に同一構成の二系統のデータ処理装置を備えたデータ
   処理システムにおいて、 第１及び第２系統のデータ処理装置からの同種の信号を
   比較することにより、第１または第２のデータ処理装置
   の異常を検出する第１の異常検出手段と、 第１及び第２系統のデータ処理装置の少なくとも一方に
   設けられ、系統別の異常を検出する第２の異常検出手段
   と、 を具備することを特徴とするデータ処理システム。
2. （２）中央処理装置と記憶装置とをそれぞれ有する実質
   的に同一構成の二系統のデータ処理装置を備えたデータ
   処理システムにおいて、 第１及び第２系統のデータ処理装置からの同種の信号を
   比較することにより、第１または第２のデータ処理装置
   の異常を検出する第１の異常検出手段と、 第１及び第２系統のデータ処理装置の少なくとも一方に
   設けられ、系統別の異常を検出する第２の異常検出手段
   と、 前記第１の異常検出手段により異常が検出された時、前
   記第２の異常検出手段により異常が検出されない系統の
   データ処理装置内の記憶装置から、異常が検出された系
   統のデータ処理装置内の記憶装置へデータを転送する転
   送手段と、を具備することを特徴とするデータ処理シス
   テム。
3. （３）中央処理装置と記憶装置とをそれぞれ有する実質
   的に同一構成の二系統のデータ処理装置を備えたデータ
   処理システムにおいて、 第１及び第２系統のデータ処理装置からの同種の信号を
   比較することにより、第１または第２のデータ処理装置
   の異常を検出する第１の異常検出手段と、 第１及び第２系統のデータ処理装置にそれぞれ設けられ
   、系統別の異常を検出する第２の異常検出手段と、 前記第１の異常検出手段により異常が検出され、且つ前
   記第２の異常検出手段により前記第１及び第２系統のデ
   ータ処理装置のいずれか一方のみ異常が検出された時、
   前記第２の異常検出手段により異常が検出されない系統
   のデータ処理装置内の記憶装置から、第２の異常検出手
   段により異常が検出された系統のデータ処理装置内の記
   憶装置へデータを転送する転送手段と、を具備すること
   を特徴とするデータ処理システム。