JPS59148197A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS59148197A JPS59148197A JP58021456A JP2145683A JPS59148197A JP S59148197 A JPS59148197 A JP S59148197A JP 58021456 A JP58021456 A JP 58021456A JP 2145683 A JP2145683 A JP 2145683A JP S59148197 A JPS59148197 A JP S59148197A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- circuit
- correction code
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はエラー訂正回路の異常動作検出に係り、特にメ
モリバス上に直接接続する複数の処理部を有する処理装
置に好適なメモリ装置に関する。
モリバス上に直接接続する複数の処理部を有する処理装
置に好適なメモリ装置に関する。
従来のエラー訂正回路の異常動作検出はストレージ制御
部で回路を２重化し、出力の比較を行うか一定周期に診
断用主記憶参照動作を起動し、曹込んだデータと読出し
たデータの比較を行う方法が一般に用いられていた。
部で回路を２重化し、出力の比較を行うか一定周期に診
断用主記憶参照動作を起動し、曹込んだデータと読出し
たデータの比較を行う方法が一般に用いられていた。
しかしながら前者はストレージ制御部におけるエラー訂
正回路の物量を２倍要する点で問題がある。性能を優先
する大型処理装置に比べ、全体の物量も限定した中での
性能／価格比を重視する小型処理装置に於ては、物量の
増加は一般的に性能／価格比の低下をまねく。
正回路の物量を２倍要する点で問題がある。性能を優先
する大型処理装置に比べ、全体の物量も限定した中での
性能／価格比を重視する小型処理装置に於ては、物量の
増加は一般的に性能／価格比の低下をまねく。
処理装置は複数個のＬＳｉ等の部品を搭載した交換口Ｊ
能なモジー−ル（複数）Ｊ−Ｑ構成されている。Ｌ Ｓ
ｉ及びモジュールは、それぞれ入出力端子、ゲート数
の上限値を持ち、この上限値を超過すると−１，Ｓｉも
しくはモジュールの増加が必要となる。
能なモジー−ル（複数）Ｊ−Ｑ構成されている。Ｌ Ｓ
ｉ及びモジュールは、それぞれ入出力端子、ゲート数
の上限値を持ち、この上限値を超過すると−１，Ｓｉも
しくはモジュールの増加が必要となる。
小型処理装置に於ては全体を構成するモジニール数が少
ない為、１モジー−ルの増加も重大な価格増加となる。
ない為、１モジー−ルの増加も重大な価格増加となる。
捷だ後者の方法は通常動作への主記憶サービス時間の低
下、及びデータ依存性の障害に関して摘出能力が低い等
の問題かめる。
下、及びデータ依存性の障害に関して摘出能力が低い等
の問題かめる。
本発明の目的は性能／価格比を重視する小型処理装置に
適するエラー訂正回路の障害を検出する機能を有するメ
モリ装置を提供することにある。
適するエラー訂正回路の障害を検出する機能を有するメ
モリ装置を提供することにある。
主記憶装置とストレージ制御部を接続するメモｌＪバス
に接ａｊるキャッシュモジー−ルニエラー創正コードチ
ェック回路を持ち、ストレージ制御部でのチェック回路
と比較し、妥当な組合せでない時、障害があることを示
す。
に接ａｊるキャッシュモジー−ルニエラー創正コードチ
ェック回路を持ち、ストレージ制御部でのチェック回路
と比較し、妥当な組合せでない時、障害があることを示
す。
第１図に本発明の一実施例を示す。ストレージ制御部ｆ
！１１はメモリバス４を介して主記憶装！５に接続する
。ストレージ制御装置１は主記憶装置５にデータを書込
む時に付加するエラー訂正コードを作成するエラー訂正
コード作成回路５、及び主記憶装置６よりデータを読出
した時、障害の有無を検出し、訂正可能ならば、訂正回
路（図示せず）に訂正個所を指示する信号を作成する。
！１１はメモリバス４を介して主記憶装！５に接続する
。ストレージ制御装置１は主記憶装置５にデータを書込
む時に付加するエラー訂正コードを作成するエラー訂正
コード作成回路５、及び主記憶装置６よりデータを読出
した時、障害の有無を検出し、訂正可能ならば、訂正回
路（図示せず）に訂正個所を指示する信号を作成する。
エラー訂正コードチェック回路６を有する。
ストレージ制御装置１と主記憶装置６を結ぶメモリバス
４には、キャッジ：Ｌ２が接続されており、メモリバス
４で転送するデータに訂正可能もしくは訂正不能な障害
があるかを判定するエラー訂正コードチェック回路７を
有する。
４には、キャッジ：Ｌ２が接続されており、メモリバス
４で転送するデータに訂正可能もしくは訂正不能な障害
があるかを判定するエラー訂正コードチェック回路７を
有する。
実施例に示すメモリ装置のキャッジ−接続方法はストレ
ージ制御部の入出力端子を増加することなく、付加機能
としての主記憶装置上りデータの写しを持ち、主記憶装
置へアクセスするより高速にデータを参照することがで
きるキャッジ−を接続できる。
ージ制御部の入出力端子を増加することなく、付加機能
としての主記憶装置上りデータの写しを持ち、主記憶装
置へアクセスするより高速にデータを参照することがで
きるキャッジ−を接続できる。
実施例に示すメモリ装置の動作を以下に説明するＯ
主記憶装置５にデータを書込む処理が起動された時、ス
トレージ制御部１のエラー訂正コード作成回路５により
、書込みデータよりエラー訂正コードを作成し、データ
と共にメモリバス４に送出する。キャッシュ２のエラー
訂正：７−ドチェノク回路７は、メモリバス４で主記憶
装置３に書込むデータをチェックし、削正可能もしくは
訂正不能障害の有無を判定する。この時障害を検出する
とハードウェア障害の存在を示０ 主記憶装置３よりデータを胱出丁処理が起動された場合
、メモリバス４のデータをストレージ制御部１のエラー
訂正コードチェック回路６及びキャッジ−２のエラー訂
正コードチェック回路７それぞれで、削正可能もしくは
削正不能の有無を判定する。主記憶装置よりの読出し動
作時、ストレージ制御部１及びキャッシュ２で判定した
結果が不一致の時、ハードウェア障害の存在を示す。
トレージ制御部１のエラー訂正コード作成回路５により
、書込みデータよりエラー訂正コードを作成し、データ
と共にメモリバス４に送出する。キャッシュ２のエラー
訂正：７−ドチェノク回路７は、メモリバス４で主記憶
装置３に書込むデータをチェックし、削正可能もしくは
訂正不能障害の有無を判定する。この時障害を検出する
とハードウェア障害の存在を示０ 主記憶装置３よりデータを胱出丁処理が起動された場合
、メモリバス４のデータをストレージ制御部１のエラー
訂正コードチェック回路６及びキャッジ−２のエラー訂
正コードチェック回路７それぞれで、削正可能もしくは
削正不能の有無を判定する。主記憶装置よりの読出し動
作時、ストレージ制御部１及びキャッシュ２で判定した
結果が不一致の時、ハードウェア障害の存在を示す。
第２図にハードウェア障害検出回路の例を示す。読出し
アクセス信号１１は主記憶読出し動作時゛１′、書込み
動作時゛０′となる。読出しアクセス時はＡＮＤ回路Ｃ
が有効となる。ＡＮＤ回路ｅはインバータａの出力が０
′となるため動作しない。
アクセス信号１１は主記憶読出し動作時゛１′、書込み
動作時゛０′となる。読出しアクセス時はＡＮＤ回路Ｃ
が有効となる。ＡＮＤ回路ｅはインバータａの出力が０
′となるため動作しない。
キャッシュで検出したエラー訂正コードチェック回路の
チェック結果はキャッシュチェック信号１２で示される
。キャッジ瓢チェック信号１２が１′の時訂正可能もし
くは訂正不能条件を検出したことを示す。同様にストレ
ージチェック信号１５はストレージ制御部で検出したチ
ェック結果が示される。キャッシュチェック信号１２が
１′でストレージチェック信号１５が０′もしくはキャ
ッジ鳳チェック信号１２が０′かつストレージチェック
信号１５が甲の時、ＥＸ−（ＪＲ回路すの出力には１′
が出力さね−、ＡＮＩ）回路Ｃの２人力が共に１′ニな
り、Ａ Ｎ Ｔ）条件が成立し出力が１′となるため、
０１（回路ｄの出力圧ハードウェア障害信号１４が１′
となる。
チェック結果はキャッシュチェック信号１２で示される
。キャッジ瓢チェック信号１２が１′の時訂正可能もし
くは訂正不能条件を検出したことを示す。同様にストレ
ージチェック信号１５はストレージ制御部で検出したチ
ェック結果が示される。キャッシュチェック信号１２が
１′でストレージチェック信号１５が０′もしくはキャ
ッジ鳳チェック信号１２が０′かつストレージチェック
信号１５が甲の時、ＥＸ−（ＪＲ回路すの出力には１′
が出力さね−、ＡＮＩ）回路Ｃの２人力が共に１′ニな
り、Ａ Ｎ Ｔ）条件が成立し出力が１′となるため、
０１（回路ｄの出力圧ハードウェア障害信号１４が１′
となる。
書込み動作時は胱出しアクセス信号１１が０′となり、
ＡＮＤ回路ｅが有効となる。Ａ Ｎ Ｉ）回路Ｃは動作
しない。キャッジ−チェック信号１２が・１′の時ＡＮ
Ｄ回路ｅの条件が成立し、Ｕ ｌ（。
ＡＮＤ回路ｅが有効となる。Ａ Ｎ Ｉ）回路Ｃは動作
しない。キャッジ−チェック信号１２が・１′の時ＡＮ
Ｄ回路ｅの条件が成立し、Ｕ ｌ（。
回路ｄの出力にハードウェア障害信号１４が１′となる
。
。
本発明によれば、物量の増加による価格の増大もしくは
性能の低下を招くことなく、主記憶装置データの誤修正
を発生するエラー訂正コード作成及びチェック回路の障
害を検出することが千きるため、高信頼度のメモリ装置
を実現できる。
性能の低下を招くことなく、主記憶装置データの誤修正
を発生するエラー訂正コード作成及びチェック回路の障
害を検出することが千きるため、高信頼度のメモリ装置
を実現できる。
第１図は本発明を適用したメモリ装置ブロック図、第２
図は障害検出回路図である。 １・・・ストレージ制御部 ２・・・キャッシュ ３・・・主記憶装置 ４中やメモリバス ５・・・エラー訂正コード作成回路 ６．７・・・エラー訂正コードチェック回路１１・・・
胱出しアクセス信号 １２・・・キャッシュチェック信号 １５・・・ハードウェア障害信号 ａ・・・インバータ回路 ｂ・・・ＥＸ−（ＪＲ回路 Ｃ・・・ＡＮＤ回路 ｄ・・（ＪＲ回路 Ｃ・・・ＡＮＤ回路 代理人弁理士 高 楡 明 夫
図は障害検出回路図である。 １・・・ストレージ制御部 ２・・・キャッシュ ３・・・主記憶装置 ４中やメモリバス ５・・・エラー訂正コード作成回路 ６．７・・・エラー訂正コードチェック回路１１・・・
胱出しアクセス信号 １２・・・キャッシュチェック信号 １５・・・ハードウェア障害信号 ａ・・・インバータ回路 ｂ・・・ＥＸ−（ＪＲ回路 Ｃ・・・ＡＮＤ回路 ｄ・・（ＪＲ回路 Ｃ・・・ＡＮＤ回路 代理人弁理士 高 楡 明 夫
Claims (1)
- １、 主記憶装置上のデータの一部を写しとして保持し
主記憶装置より高速にアクセス可能なキャッジ−を有す
る処理装置において、主記憶装置とストレージ制御部と
を接続するメモリバス上にキャンシーを接続し、メモリ
バス上のデータにエラー訂正コードを付加するため、エ
ラー引正回路ケストレージ制御部に持ち、キャンシーに
はエラー訂正コードの異常を検出する回路を持ち、スト
レージ制御部エリ主記憶装置にデータを書込む時、キャ
ッジ−にてストレージ制御部で作成したエラー訂正コー
ドの誤りを検出し、主記憶装置よりデータを胱出す時、
ストレージ制御部とキャッシュで解読したエラー削正結
果が一致しているか否かを検出することにより、エラー
訂正回路の誤動作を摘出することを特徴とするメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021456A JPS59148197A (ja) | 1983-02-14 | 1983-02-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021456A JPS59148197A (ja) | 1983-02-14 | 1983-02-14 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148197A true JPS59148197A (ja) | 1984-08-24 |
Family
ID=12055465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021456A Pending JPS59148197A (ja) | 1983-02-14 | 1983-02-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148197A (ja) |
-
1983
- 1983-02-14 JP JP58021456A patent/JPS59148197A/ja active Pending
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