JPH06214831A

JPH06214831A - 中央処理装置の異常検出装置

Info

Publication number: JPH06214831A
Application number: JP5006019A
Authority: JP
Inventors: Keiji Hirata; 恵司平田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-01-18
Filing date: 1993-01-18
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】中央処理装置及びこれに結合されるその他の
処理装置の異常を監視するウォッチ・ドッグ・タイマ回
路を備えた中央処理装置の異常検出装置において、異常
検出時の他の処理装置の初期化の時間を削減して処理時
間を増加させると共に、外部エラーについても対応す
る。【構成】ウォッチ・ドッグ・タイマ（ＷＤＴ）回路４
からの信号をＷＤＴラッチ部６Ａによりラッチしてラッ
チ情報をオアゲート５とＡＣＫ生成回路８に出力すると
共に、外部エラー信号を外部エラーラッチ部７によりラ
ッチしてオアゲート５に出力する。オアゲート５はＮＭ
Ｉ信号をＡＣＫ生成回路８に出力する。ＡＣＫ生成回路
８は、入力信号に応じて割り込み信号ＮＭＩ_ＯＵＴと
ＣＰＵ１にサイクルの終了を示すＡＣＫ信号を出力す。
ＣＰＵ１は、これ信号を受けたときにラッチ情報を読み
出しその内容に応じて他の処理装置２をリセットする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、中央処理装置の動作
を監視するウォッチ・ドッグ・タイマ回路を備えた中央
処理装置の異常検出装置に関する。

【０００２】

【従来の技術】図６は、例えば特公平４−３９６９８号
公報に示された従来の中央処理装置の異常検出装置を示
すブロック図である。同図において、１は中央処理装置
（以下、ＣＰＵという）、２はこのＣＰＵ１に図示しな
いバスを介して結合されている例えばプリンタ、ディス
ク装置、モニタ、サブコントローラ、ローカルマスタや
測定器などのその他の処理装置である。

【０００３】３は、ＣＰＵ１やその他の処理装置２に電
力を供給する電源部、４はＣＰＵ１の動作を監視しＣＰ
Ｕ１の動作が例えば無限ループに入るなどの異常を検出
してタイムアップしたときにＷＤＴ信号を出力するウォ
ッチ・ドッグ・タイマ（以下、ＷＤＴと略す）回路であ
る。

【０００４】５は電源投入時に電源部３から出力される
電源投入信号ＰＯＮまたはＷＤＴ回路４から出力される
ＷＤＴ信号が入力されたときに、リセット信号ＲＳＴを
出力してＣＰＵ１及びその他の処理装置２をリセットす
るオアゲートである。

【０００５】６は電源部３からの電源投入信号ＰＯＮに
よりリセット状態にされ、リセット状態か否かを示すＷ
Ｆ信号をＣＰＵ１に出力すると共に、ＣＰＵ１からのセ
ット信号ＷＤＴＦによりセットされるＷＤＴラッチ部で
ある。また、ＣＰＵ１は、ＷＤＴ回路４がタイムアップ
した回数を計数するＷＤＴカウンタを内蔵している。

【０００６】次に、上述した構成の動作について説明す
る。ＣＰＵ１による処理が正常に実行されている状態で
は、ＷＤＴ回路４はプログラムにより所定時間毎にリセ
ットされる。ＣＰＵ１が例えば無限ループに入り次の処
理に移行しないような異常を発生して、所定時間を経過
してもＷＤＴ回路４がリセットされずタイムアップ（以
下、ＷＤＴエラーという）したときに、ＷＤＴ回路４か
らＷＤＴ信号が出力される。

【０００７】そして、ＷＤＴ信号発生時には、ＣＰＵ１
及びその他の処理装置２を含むシステム全体をリセット
して初期化スタートがかけられる。

【０００８】また、電源投入時においても、初期化スタ
ートがかけられるようにされている。ここで、電源投入
時の動作と、ＷＤＴ回路４のタイムアップ時の動作とに
分けて詳しく説明する。

【０００９】（１）電源投入時の動作電源が投入さ
れると、電源部３から電源投入信号ＰＯＮが出力され
る。この電源投入信号ＰＯＮは、ＷＤＴラッチ部６をリ
セット状態にすると共に、オアゲート５を通りＣＰＵ１
及びその他の処理装置２のリセット端子に印加されてこ
れらを再起動する。ＣＰＵ１は、再起動されると、プロ
グラムを初期化スタートする。

【００１０】初期化スタート後にＣＰＵ１が実行する動
作を図７のフローチャートに基づいて説明する。初期化
スタート後、ＣＰＵ１は、まずＷＤＴラッチ部６からの
ＷＦ信号を読み込み、このＷＦ信号がアクティブ状態か
ノンアクティブ状態かを判断する（ステップｓ１）。

【００１１】このとき、ＷＤＴラッチ部６は電源投入信
号ＰＯＮによってすでにリセット状態になっているの
で、ＷＤＴラッチ部６からのＷＦ信号はノンアクティブ
状態である。このことから、ＣＰＵ１は今回の再起動が
電源投入によるものであると判断し、内蔵しているＷＤ
Ｔカウンタをリセットする（ステップｓ３）。

【００１２】また、ＣＰＵ１は、ＷＤＴラッチ部６にセ
ット信号ＷＤＴＦを出力してＷＤＴラッチ部６をセット
状態にする（ステップｓ４）。この後、ＣＰＵ１は次の
処理へ移行する。

【００１３】（２）ＷＤＴ回路４のタイムアップ時の
動作ＷＤＴ回路４がタイムアップすると、ＷＤＴ回路
４は、ＷＤＴエラー信号を出力する。このＷＤＴエラー
信号はオアゲート５を通りＣＰＵ１及びその他の処理装
置２に与えられて、これらを再起動する。

【００１４】ＣＰＵ１は、再起動されると、初期化スタ
ートされて図７のフローチャートに従う動作を実行す
る。即ち、初期化スタート後、ＣＰＵ１は、ＷＤＴラッ
チ部５からのＷＦ信号を読み込み、このＷＦ信号がアク
ティブ状態かノンアクティブ状態かを判断する（ステッ
プｓ１）。

【００１５】このとき、ＷＤＴラッチ部６は、前述した
電源投入時のプログラム処理（ステップｓ４）によって
セット状態となっているので、ＷＤＴラッチ部６から出
力されているＷＦ信号はアクティブ状態になっている。

【００１６】このことから、ＣＰＵ１は今回の再起動が
ＷＤＴ回路４のタイムアップによるものであると判断し
て、内蔵しているＷＤＴカウンタをインクリメントする
（ステップｓ２）。この後、ＣＰＵ１は次の処理へ移行
する。

【００１７】このような動作によって、ＣＰＵ１は、電
源投入後、ＷＤＴ回路４がタイムアップした回数をＷＤ
Ｔカウンタにより計数する。そして、この計数値に基づ
いて、ＣＰＵ１の動作の異常が解析される。

【００１８】

【発明が解決しようとする課題】しかしながら、ＷＤＴ
回路４がタイムアップ（ＷＤＴエラー）する度にその他
の処理装置２がリセットされて初期化されると、初期化
には時間がかかるため、例えば設定項目が数千を越える
ような複数のＩＣで構成されたボードや、ディスクアク
セスを頻繁に行うボード、またはメモリが少なくディス
クアクセスを頻繁に行うソフトウエアでコントロールさ
れるモニタやボードなどのその他の処理装置２はその他
の処理装置２の処理時間が短くなるとと共に、エラー発
生の回数を計数するだけで、エラーの原因を得ることが
できないという問題点があった。

【００１９】また、システムエラー、電源低下エラー、
ノイズによる誤動作、デバイズ／周辺装置の故障などの
外部エラーについては対応する機能をもっていないの
で、外部エラーの解析ができないという問題点があっ
た。

【００２０】この発明は、このような問題点を解決する
ためになされたもので、ＷＤＴエラー発生時及び外部エ
ラー発生時に、エラーの原因を得ると共に、エラーの原
因に応じて必要が生じた場合においてのみ中央処理装置
に結合される他の処理装置にリセットをかけることによ
り、必要以上にかかっていた他の処理装置の初期化の時
間を削減して他の処理装置の処理時間を増加させること
ができる中央処理装置の異常検出装置を得ることを目的
とする。

【００２１】また、ＷＤＴエラーと外部エラーの履歴を
ストアすることにより、より詳しいエラーの解析を可能
にすることができる中央処理装置の異常検出装置を得る
ことを目的とする。

【００２２】また、エラー処理を行うＣＰＵ本体がダウ
ンしても復帰させることにより、エラー処理を続行して
エラーの原因を得ることができる中央処理装置の異常検
出装置を得ることを目的とする。

【００２３】

【課題を解決するための手段】この発明の請求項１に係
る中央処理装置の異常検出装置は、中央処理装置及びこ
の中央処理装置に結合された他の処理装置の動作を監視
するウォッチ・ドッグ・タイマ回路と、このウォッチ・
ドッグ・タイマ回路からの信号をラッチしてラッチ信号
を出力する第１ラッチ回路と、外部エラー信号をラッチ
してラッチ信号を出力する第２ラッチ回路と、上記第１
ラッチ回路と上記第２ラッチ回路とからのラッチ信号に
応じて上記中央処理装置にプログラムの終了を示す応答
信号を出力すると共に、上記第１ラッチ回路または上記
第２ラッチ回路からのラッチ信号を受信したときに上記
中央処理装置に割り込み信号を出力する応答信号生成回
路とを備え、上記中央処理装置は、上記応答信号と上記
割り込み信号を受信したときに上記第１ラッチ回路と上
記第２ラッチ回路とからそれぞれラッチ情報を読み出し
その内容に応じて上記他の処理装置をリセットするもの
である。

【００２４】また、この発明の請求項２に係る中央処理
装置の異常検出装置は、中央処理装置及びこの中央処理
装置に結合された他の処理装置の動作を監視するウォッ
チ・ドッグ・タイマ回路と、このウォッチ・ドッグ・タ
イマ回路からの信号をラッチしてラッチ信号を出力する
第１ラッチ回路と、外部エラー信号をラッチしてラッチ
信号を出力する第２ラッチ回路と、上記中央処理装置か
ら出力される割り込みレベルセットクリア情報に応じて
上記第１ラッチ回路からのラッチ信号と上記第２ラッチ
回路からのラッチ信号とのいずれか優先度の高い方を出
力することが可能である割り込みレベル比較マスク回路
と、この割り込みレベル比較マスク回路の出力に応じて
上記中央処理装置によるプログラムの終了を示す応答信
号を出力すると共に、上記割り込みレベル比較マスク回
路の出力を受信したときに上記中央処理装置に割り込み
信号を出力する応答信号生成回路とを備え、上記中央処
理装置は、上記応答信号と上記割り込み信号を受信した
とき上記第１ラッチ回路または上記第２ラッチ回路から
ラッチ情報を読み出しその内容に応じて上記他の処理装
置をリセットするものである。

【００２５】また、この発明の請求項３に係る中央処理
装置の異常検出装置は、中央処理装置及びこの中央処理
装置に結合された他の処理装置の動作を監視するウォッ
チ・ドッグ・タイマ回路と、このウォッチ・ドッグ・タ
イマ回路からの信号をラッチする第１ラッチ回路と、外
部エラー信号をラッチする第２ラッチ回路と、上記第１
ラッチ回路と上記第２ラッチ回路のラッチ情報を記憶す
る第１メモリと、この第１メモリの記憶情報を所定時間
毎に記憶する第２メモリと、上記第１メモリの記憶情報
と上記第２メモリの記憶情報とを所定時間毎に比較する
比較器と、この比較器の比較結果を記憶する第３メモリ
とを備え、上記中央処理装置は、上記第３メモリの記憶
情報から異常の履歴を得るものである。

【００２６】また、この発明の請求項４に係る中央処理
装置の異常検出装置は、中央処理装置及びこの中央処理
装置に結合された他の処理装置の動作を監視するウォッ
チ・ドッグ・タイマ回路と、このウォッチ・ドッグ・タ
イマ回路からの信号をラッチすると共に上記中央処理装
置によりクリアされる第１ラッチ回路と、外部エラー信
号をラッチすると共に上記中央処理装置によりクリアさ
れる第２ラッチ回路と、上記第１ラッチ回路と上記第２
ラッチ回路のラッチ情報を記憶するメモリと、このメモ
リの記憶データの変化を監視し、上記中央処理装置がダ
ウンして動作停止し上記第１ラッチ回路と上記第２ラッ
チ回路がクリアされず上記記憶データが所定時間以上変
化しないことを検出したときに上記他の処理装置にダウ
ン検出信号を出力する中央処理装置ダウン検出器とを備
え、上記他の処理装置は、上記中央処理装置ダウン検出
器の検出信号を受けたときに上記中央処理装置をリセッ
トするものである。

【００２７】

【作用】この発明の請求項１に係る中央処理装置の異常
検出装置においては、ウォッチ・ドッグ・タイマ回路に
より、中央処理装置及びこの中央処理装置に結合された
他の処理装置の動作を監視して、異常検出としてタイム
アップしたときに信号を出力する。この信号を第１ラッ
チ回路によりラッチしてラッチ信号を出力する。また、
第２ラッチ回路により、外部エラー信号をラッチしてラ
ッチ信号を出力する。これらラッチ信号に応じて応答信
号生成回路により上記中央処理装置にプログラムの終了
を示す応答信号を出力すると共に、割り込み信号を出力
する。そして、上記中央処理装置により、上記応答信号
と上記割り込み信号を受信したときに上記第１ラッチ回
路と上記第２ラッチ回路とからそれぞれラッチ情報を読
み出しその内容に応じて上記他の処理装置をリセットす
る。

【００２８】また、この発明の請求項２に係る中央処理
装置の異常検出装置においては、ウォッチ・ドッグ・タ
イマ回路により、中央処理装置及びこの中央処理装置に
結合された他の処理装置の動作を監視し、異常検出とし
てタイムアップしたときに信号を出力する。また、第２
ラッチ回路により外部エラー信号をラッチしてラッチ信
号を出力する。割り込みレベル比較マスク回路により、
上記中央処理装置から出力される割り込みレベルセット
クリア情報がセットされているときに上記第１ラッチ回
路からのラッチ信号と上記第２ラッチ回路からのラッチ
信号とのいずれか優先度の高い方を出力し、セットされ
ていないときには両ラッチ信号が出力される。応答信号
生成回路により、この割り込みレベル比較マスク回路の
出力に応じて上記中央処理装置によるプログラムの終了
を示す応答信号を出力すると共に、割り込み信号を出力
し、上記中央処理装置により上記応答信号と上記割り込
み信号を受信したとき上記第１ラッチ回路または上記第
２ラッチ回路からラッチ情報を読み出しその内容に応じ
て上記他の処理装置をリセットする。

【００２９】また、この発明の請求項３に係る中央処理
装置の異常検出装置においては、ウォッチ・ドッグ・タ
イマ回路により中央処理装置及びこの中央処理装置に結
合された他の処理装置の動作を監視し、異常検出として
タイムアップしたときに信号を出力する。この信号を第
１ラッチ回路によりラッチする。また、第２ラッチ回路
により外部エラー信号をラッチする。上記第１ラッチ回
路と上記第２ラッチ回路とのラッチ情報を第１メモリに
記憶し、この第１メモリの記憶情報を所定時間毎に第２
メモリに記憶する。そして、上記第１メモリの記憶情報
と上記第２メモリの記憶情報とを所定時間毎に比較器に
より比較して、この比較結果を第３メモリに記憶する。
この第３メモリの記憶情報から上記中央処理装置は異常
の履歴を得る。

【００３０】また、この発明の請求項４に係る中央処理
装置の異常検出装置においては、ウォッチ・ドッグ・タ
イマ回路により中央処理装置及びこの中央処理装置に結
合された他の処理装置の動作を監視し、異常検出として
タイムアップしたときに信号を出力する。この信号を第
１ラツチ回路によりラッチする。また、第２ラッチ回路
により外部エラー信号をラッチする。上記第１ラッチ回
路と上記第２ラッチ回路のラッチ情報をメモリに記憶
し、中央処理装置ダウン検出器により上記メモリの記憶
データの変化を監視する。上記中央処理装置ダウン検出
器は、上記中央処理装置がダウンして動作停止し上記第
１ラッチ回路と上記第２ラッチ回路が上記中央処理装置
によってクリアされず上記記憶データが所定時間以上変
化しないことを検出したときに上記他の処理装置にダウ
ン検出信号を出力する。これにより、上記他の処理装置
は、上記検出器の検出信号を受けたときに上記中央処理
装置をリセットする。

【００３１】

【実施例】以下、この発明の諸実施例を図について説明
する。実施例１．図１は、この発明の実施例１を示すブロック
図である。同図において、１〜５は図６と同様であり、
６ＡはＷＤＴ回路４から出力されるＷＤＴ信号を、内蔵
するフリップフロップ回路によりラッチしてラッチした
ことを示すＷＤＴラッチ信号を出力するＷＤＴラッチ部
である。

【００３２】７はシステムエラー、電源低下エラー、ノ
イズによる誤動作、デバイズ／周辺装置の故障などの外
部エラーを、内蔵するフリップフロップ回路によりラッ
チしてラッチしたことを示す外部エラーラッチ信号を出
力する外部エラーラッチ部である。

【００３３】８はＷＤＴラッチ部６ＡからのＷＤＴラッ
チ信号と外部エラーラッチ部７からの外部エラーラッチ
信号をオアゲート５を介してＮＭＩ（non-maskable int
errupt）信号として受けたときにＣＰＵ１に割り込み信
号ＮＭＩ_ＯＵＴを出力すると共に、ＷＤＴラッチ部６
ＡからのＷＤＴラッチ信号を受けたときに、ＣＰＵ１の
実行しているプログラムを強制的に終了させるＡＣＫ
（acknowledge）信号をＣＰＵ１に出力するＡＣＫ生成
回路である。

【００３４】また、ＣＰＵ１は、割り込み信号ＮＭＩ_
ＯＵＴを受信したときに、ラッチ部リード信号によって
ＷＤＴラッチ部６Ａと外部エラーラッチ部７からラッチ
情報を読み出した後、ラッチクリア信号によってＷＤＴ
ラッチ部６Ａと外部エラーラッチ部７をクリアする。

【００３５】また、ＣＰＵ１は、ＷＤＴラッチ部６Ａ及
び外部エラーラッチ部７のラッチ情報に応じて、Ｉ／Ｏ
リセット信号によりその他の処理装置２をリセットす
る。

【００３６】次に、上述した構成の動作を説明する。ま
ず、電源が投入されると、電源部３から電源投入信号Ｐ
ＯＮが出力されて、ＣＰＵ１及びその他の処理装置２が
リセットされる。その後、ＣＰＵ１がプログラムを実行
する。

【００３７】ＣＰＵ１がプログラム実行中に無限ループ
に入るなどの異常を発生して所定時間を経過してもＷＤ
Ｔ回路４へのアクセスを発生せずＷＤＴ回路４がタイム
アップ（ＷＤＴエラー）した場合、ＷＤＴ回路４から出
力されるＷＤＴ信号がＷＤＴラッチ部６Ａでラッチされ
て、そのことを示すＷＤＴラッチ信号がオアゲート５及
びＡＣＫ生成回路８へ出力される。

【００３８】通常、ＣＰＵ１はプログラム終了時にＡＣ
Ｋ信号を受けて次の処理に移行するが、ＷＤＴエラー発
生時にはプログラムが終了しないのでＡＣＫ信号が入力
されずＡＣＫ信号待機状態のままで、次の処理に移行す
ることができない。

【００３９】そこで、ＡＣＫ生成回路８は、ＮＭＩ信号
とＷＤＴラッチ信号の両信号が入力されてＷＤＴエラー
の発生を検出したときには、まずＡＣＫ信号をＣＰＵ１
へ出力してＣＰＵ１を強制的にＡＣＫ信号待機状態から
次の処理へ移行できる通常状態にし、続いて割り込み信
号ＮＭＩ_ＯＵＴをＣＰＵ１へ出力してＣＰＵ１に割り
込みシーケンスを開始させる。

【００４０】ＣＰＵ１は、割り込みシーケンスとして、
例えばＷＤＴエラーが発生したことをモニタなどにより
外部に知らせる処理を実行し、また、ラッチ部リード信
号によりＷＤＴラッチ部６ＡからＷＤＴエラーを読み取
る。

【００４１】ＣＰＵ１は、検出したＷＤＴエラーがシス
テム系において重大である場合に、割り込みシーケンス
中にソフトウエア（Ｓ／Ｗ）リセットを与えたり、Ｉ／
Ｏリセット信号によりその他の処理装置をリセットす
る。そして、割り込みシーケンス処理の終了時に、ＣＰ
Ｕ１は、ラッチクリア信号によってＷＤＴラッチ部６Ａ
をクリアする。

【００４２】また、外部エラーが生じた場合、外部エラ
ー信号が外部エラーラッチ部７でラッチされ、ラッチさ
れたことを示す外部エラーラッチ信号が外部エラーラッ
チ部７からオアゲート５を介してＮＭＩ信号としてＡＣ
Ｋ生成回路８に出力される。

【００４３】ＡＣＫ生成回路８は、ＮＭＩ信号とＷＤＴ
ラッチ信号のうちＮＭＩ信号のみを受けた場合には、割
り込み信号ＮＭＩ_ＯＵＴのみをＣＰＵ１へ出力する。
ＡＣＫ生成回路８にＷＤＴラッチ信号が入力されない場
合は、ＣＰＵは通常状態なので、ＡＣＫ生成回路８から
ＡＣＫ信号をＣＰＵ１に与える必要がないためである。
その後、ＣＰＵ１は割り込み信号ＮＭＩ_ＯＵＴによっ
て割り込みシーケンスを開始する。

【００４４】ＣＰＵ１は、割り込みシーケンスとして、
ラッチ部リード信号により外部エラーラッチ部７から外
部エラーの内容を読み取り、検出した外部エラーがシス
テム系において重大である場合に、割り込みシーケンス
中にソフトウエアリセットを与えたり、Ｉ／Ｏリセット
信号によりその他の処理装置２をリセットする。そし
て、割り込みシーケンスの終了時に、ＣＰＵ１は、ラッ
チクリア信号によって外部エラーラッチ部７をクリアす
る。

【００４５】このように、ＷＤＴエラーと外部エラーを
割り込み処理し、システムに支障をきたす重大なエラー
が発生したときのみその他の処理装置２をリセットする
ので、その他の処理装置２は従来のようにＷＤＴエラー
発生の度に初期化されることがなく、必要以上にかかっ
ていたその他の処理装置の初期化の時間を削減してその
他の処理装置２自身の処理時間を増加させることができ
る。

【００４６】実施例２．図２は、この発明の実施例２を
示すブロック図である。この実施例２では、図１のオア
ゲート５に替えて割り込みレベル比較／マスク回路９を
備える。この割り込みレベル比較／マスク回路９は、Ｗ
ＤＴラッチ信号と外部エラーラッチ信号のいずれか優先
度の高い方のみを出力するように設定可能で、この設定
を行うか否かはＣＰＵ１からの割り込みレベルセット／
クリア信号に従って決定される。その他の構成は図１と
同様である。

【００４７】次に、上述した構成の動作を説明する。電
源投入時、電源部３から電源投入信号ＰＯＮが出力さ
れ、これによりＣＰＵ１及びその他の処理装置２がリセ
ットされる。その後、ＣＰＵ１はプログラムを実行す
る。

【００４８】ＷＤＴエラーと外部エラーが発生した場
合、ＷＤＴ回路４からＷＤＴ信号が出力されてＷＤＴラ
ッチ部６Ａにラッチされると共に、外部エラー信号が外
部エラーラッチ部７にラッチされて、ＷＤＴラッチ部６
Ａと外部エラーラッチ部７からそれぞれラッチが行われ
たことを示すＷＤＴラッチ信号と外部エラーラッチ信号
が割り込みレベル比較／マスク回路９に出力される。

【００４９】ここで、このシステムでは、割り込みレベ
ルとして、例えばＷＤＴエラー＞外部エラーの関係があ
るとし、割り込みレベル比較／マスク回路９は、ＣＰＵ
１からの割り込みレベルセット／クリア信号により、Ｗ
ＤＴラッチ信号をイネーブルにし、外部エラーラッチ信
号をディスエーブルに設定する。

【００５０】この設定により、ＷＤＴラッチ信号と外部
エラーラッチ信号とが同時に発生した場合には、割り込
みレベル比較／マスク回路９はＷＤＴラッチ信号のみを
受け付けてＮＭＩ信号をＡＣＫ生成回路８に出力する。

【００５１】ＡＣＫ生成回路８は、割り込みレベル比較
／マスク回路９からのＮＭＩ信号と、ＷＤＴラッチ部６
ＡからのＷＤＴラッチ信号を受けると、まず、ＡＣＫ信
号をＣＰＵ１へ出力してＣＰＵ１をＡＣＫ待機状態から
通常状態即ち次の処理へ移行できる状態にし、次にＮＭ
Ｉ_ＯＵＴ信号をＣＰＵ１に出力して割り込みシーケン
スへ移行させる。割り込みシーケンスの処理内容は実施
例１と同様であるので、ここでは説明を省略する。

【００５２】これにより、外部エラーとＷＤＴエラーが
同時に生じても、あらかじめ割り込みレベルセット／ク
リア信号を用いて割り込みレベル比較／マスク回路９を
セットしておくことにより割り込み処理を行うエラーを
限定することができる。また、実施例１と同じくシステ
ムに支障をきたす重大なエラーが発生したときのみその
他の処理装置２をリセットするので、その他の処理装置
２は従来のようにＷＤＴエラーが発生する度に初期化さ
れることがなく、必要以上にかかっていた初期化の時間
を削減してその他の処理装置２自身の処理時間を増加さ
せることができる。

【００５３】実施例３．図３に、この発明の実施例３の
ブロック図を示す。同図において、１〜８は図１と同じ
であり、１０はＷＤＴラッチ部６Ａと外部エラーラッチ
部７の複数のラッチ情報が指定されたビット番号毎に出
力される内部データライン、１１は内部データラインの
データをストアする内部メモリ、１２はＣＰＵ１により
エラー制御線を通じて制御されて内部メモリ１１のデー
タが一時的に蓄えられるバッファ、１３はバッファ１２
に蓄えられた内部メモリ１１のデータをコピーしておく
内部メモリである。

【００５４】１４は内部メモリ１１と内部メモリ１３と
のデータを比較し、初期状態及び比較結果が不一致のと
きにのみエラー情報を出力する比較器、１５は比較器１
４の比較結果をストアする内部メモリである。なお、Ｃ
ＰＵ１はアクセスラインを通じて内部メモリ１５にアク
セスする。

【００５５】次に、動作を説明する。ＷＤＴエラーと外
部エラーが生じた場合、ＷＤＴエラー信号と外部エラー
信号がそれぞれＷＤＴラッチ部６Ａと外部エラーラッチ
部７にラッチされる。その後、実施例１で説明したよう
に、ＣＰＵ１は割り込みシーケンスへ移行する。

【００５６】一方では、ラッチされた外部エラー信号と
ＷＤＴ信号は指定されたビット番号毎に内部データライ
ン１０に出力されて内部メモリ１１にストアされる。ま
た、バッファ１２は、ＣＰＵ１によりエラー制御線を通
じて制御されて指定時間毎に内部メモリ１１のデータを
読み出して、内部メモリ１３にコピーする。

【００５７】そして、内部メモリ１１のデータと内部メ
モリ１３のデータが比較器１４で、比較される。指定時
間内に新たに外部エラー信号やＷＤＴエラー信号がラッ
チされず内部メモリ１１のデータが変化していなけれ
ば、これらのデータは一致する。また、指定時間内に新
たに外部エラー信号やＷＤＴエラー信号がラッチされて
内部メモリ１１のデータが変化すれば、内部メモリ１３
のデータはまだ内部メモリ１１の最新のデータをコピー
していないので、内部メモリ１１と内部メモリ１３のデ
ータは一致しない。

【００５８】このような比較器１４の比較結果は内部メ
モリ１５にストアされる。そして、ＣＰＵ１はアクセス
ラインを通じて内部メモリ１５のデータをモニタするこ
とによりエラーの履歴を得ることができる。

【００５９】実施例４．図４に、この発明の実施例４の
ブロック図を示す。同図において、１〜８及び１０は図
１と同じであり、１６は指定されたビット番号毎に内部
データライン１０に出力されたＷＤＴラッチ部６Ａと外
部エラーラッチ部７の複数のラッチ情報をストアするデ
ュアルポートメモリで、ＣＰＵ１によりアクセスライン
を介してアクセスされる。

【００６０】１７は時間をカウントするタイマ、１８は
外部データラインを通じてデュアルポートメモリ１６の
データを監視するＣＰＵダウン検出器であり、タイマ１
７でカウントされる指定時間以上デュアルポートメモリ
１６のデータが変化しないときにその他の処理装置２に
ＣＰＵ１がダウンして動作停止または待機していること
を示すＣＰＵダウン情報を出力する。

【００６１】また、その他の処理装置２はＣＰＵダウン
情報を得たときにＣＰＵリセット信号によりＣＰＵ１を
リセットする。

【００６２】次に、動作を説明する。ＷＤＴエラーと外
部エラーが生じた場合、ＷＤＴエラー信号と外部エラー
信号がそれぞれＷＤＴラッチ部６Ａと外部エラーラッチ
部７にラッチされる。その後、実施例１で説明したよう
に、ＣＰＵ１は割り込みシーケンスへ移行する。

【００６３】一方では、ラッチされた外部エラー信号と
ＷＤＴエラー信号は指定されたビット番号毎に内部デー
タライン１０に出力されてデュアルポートメモリ１６に
ストアされる。

【００６４】ＣＰＵ１が何らかの要因によりダウンした
場合、外部エラーまたはＷＤＴが発生して割り込み信号
ＮＭＩ＿ＯＵＴがＣＰＵ１に入力されてもＣＰＵ１は動
作復帰できず割り込みシーケンスを実行することができ
ない。このため、ＣＰＵ１はデュアルポートメモリ１６
をアクセスすることができないので、ＷＤＴラッチ部６
Ａと外部エラーラッチ部７のラッチ情報がデュアルポー
トメモリ１６にストアされず、デュアルポ−トメモリ１
６のデータが変化しなくなる。

【００６５】そこで、ＣＰＵダウン検出器１８は、デュ
アルポートメモリ１６のデータの変化を監視し、タイマ
１７から出力される指定時間以上デュアルポートメモリ
１６のデータが変化しないときに、ＣＰＵ１がダウンし
たことを検出し、ＣＰＵダウン情報をその他の処理装置
２に出力する。そして、その他の処理装置２はＣＰＵリ
セット信号によりＣＰＵ１をリセットする。

【００６６】これにより、ＣＰＵ１本体がダウンしたと
きには、その他の処理装置２によりＣＰＵ１をリセット
して動作復帰させるのでシステム全体がフローティング
することがなくなる。

【００６７】実施例５．図５に、この発明の実施例５の
ブロック図を示す。同図において、１〜８は図１と同じ
であり、１９は電源のダウン時にＷＤＴラッチ部６Ａと
外部エラーラッチ部７に電源を供給するバッテリバック
アップ部である。

【００６８】このように、バッテリバックアップ部１９
を設けることにより、エラー要因として電源がダウンし
たときでもＷＤＴラッチ部６Ａと外部エラーラッチ部７
をアクセスすることができるので、ＣＰＵ１は割り込み
処理を行うことができる。

【００６９】なお、図３の内部メモリ１１、１３、１４
と、図４のデュアルポートメモリ１６にバッテリーバッ
クアップを行っても同様の効果が期待できる。

【００７０】

【発明の効果】以上のように、この発明の請求項１に係
る中央処理装置の異常検出装置は、ウォッチ・ドッグ・
タイマ回路からの信号を第１ラッチ回路によりラッチ
し、外部エラー信号を第２ラッチ回路によりラッチし、
これらラッチ情報に応じて、中央処理装置に結合される
他の処理装置をリセットするよう構成したことによっ
て、ＷＤＴエラー発生時及び外部エラー発生時に、ラッ
チ情報によりエラーの原因を得ることができると共に、
エラーの原因に応じて必要が生じた場合においてのみ中
央処理装置に結合される他の処理装置にリセットをかけ
ることにより、必要以上にかかっていた他の処理装置の
初期化の時間を削減して他の処理装置の処理時間を増加
させることができるという効果を奏する。

【００７１】また、この発明の請求項２に係る中央処理
装置の異常検出装置は、ウォッチ・ドッグ・タイマ回路
からの信号をラッチする第１ラッチ回路から出力される
ラッチ信号と、外部エラー信号をラッチする第２ラッチ
回路から出力されるラッチ信号とのいずれか優先度の高
い方を出力することを可能とし、上記第１ラッチ回路ま
たは上記第２ラッチ回路のラッチ情報に応じて上記他の
処理装置をリセットするように構成したことによって、
エラーの割り込み処理を限定することができるという効
果を奏する。

【００７２】また、この発明の請求項３に係る中央処理
装置の異常検出装置は、ウォッチ・ドッグ・タイマ回路
からの信号をラッチする第１ラッチ回路と、外部エラー
信号をラッチする第２ラッチ回路とでラッチされたラッ
チ情報を第１メモリに記憶し、この第１メモリの記憶情
報を所定時間毎に第２メモリに記憶し、上記第１メモリ
の記憶情報と上記第２メモリの記憶情報とを所定時間毎
に比較した比較結果を第３メモリに記憶して、この第３
メモリの記憶情報から異常の履歴を得るように構成した
ことによって、異常の履歴に基づいてより詳しいエラー
の解析が可能であるという効果を奏する。

【００７３】また、この発明の請求項４に係る中央処理
装置の異常検出装置は、ウォッチ・ドッグ・タイマ回路
からの信号をラッチすると共に中央処理装置によりクリ
アされる第１ラッチ回路と、外部エラー信号をラッチす
ると共に上記中央処理装置によりクリアされる第２ラッ
チ回路とのラッチ情報をメモリに記憶し、上記中央処理
装置がダウンして動作停止し上記第１ラッチ回路と上記
第２ラッチ回路がクリアされず上記記憶データが所定時
間以上変化しないときに、上記中央処理装置に結合され
た他の処理装置により上記中央処理装置をリセットする
よう構成したことによって、中央処理装置本体がダウン
しても動作復帰するので、中央処理装置により上記第１
及び第２ラッチ部をアクセスしてエラーの原因を得るこ
とができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例２を示すブロック図である。

【図３】この発明の実施例３を示すブロック図である。

【図４】この発明の実施例４を示すブロック図である。

【図５】この発明の実施例５を示すブロック図である。

【図６】従来の中央処理装置の異常検出装置を示すブロ
ック図である。

【図７】従来の中央処理装置の異常検出装置の動作を説
明するためのフローチャートである。

【符号の説明】

１ＣＰＵ２その他の処理装置３ウォッチ・ドッグ・タイマ回路６ＡＷＤＴラッチ部７外部エラーラッチ部８ＡＣＫ生成回路９割り込みレベル比較／マスク回路１１内部メモリ１３内部メモリ１４比較器１５内部メモリ１６デュアルポートメモリ１８ＣＰＵダウン検出器１９タイマ

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【手続補正書】

【提出日】平成５年８月５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】中央処理装置の異常検出装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００５】６は電源部３からの電源投入信号ＰＯＮに
よりリセット状態にされ、リセット状態か否かを示すＷ
Ｆ信号をＣＰＵ１に出力すると共に、ＣＰＵ１からのセ
ット信号ＷＤＴＦによりセットされるＷＤＴラッチ部で
ある。

【０００９】（１）電源投入時の動作：電源が投入さ
れると、電源部３から電源投入信号ＰＯＮが出力され
る。この電源投入信号ＰＯＮは、ＷＤＴラッチ部６をリ
セット状態にすると共に、オアゲート５を通りＣＰＵ１
及びその他の処理装置２のリセット端子に印加されてこ
れらを再起動する。ＣＰＵ１は、再起動されると、プロ
グラムを初期化スタートする。

【００１３】（２）ＷＤＴ回路４のタイムアップ時の
動作：ＷＤＴ回路４がタイムアップすると、ＷＤＴ回路
４は、ＷＤＴエラー信号を出力する。このＷＤＴエラー
信号はオアゲート５を通りＣＰＵ１及びその他の処理装
置２に与えられて、これらを再起動する。

【００１８】

【発明が解決しようとする課題】しかしながら、ＷＤＴ
回路４がタイムアップ（ＷＤＴエラー）する度にその他
の処理装置２がリセットされて初期化されると、多くの
設定項目が必要なボードや、ディスクアクセスを頻繁に
行うボード、またはメモリが少なくディスクアクセスを
頻繁に行うソフトウエアでコントロールされるモニタや
ボードなどのその他の処理装置２はその初期化に多くの
時間が必要になるという問題点があった。

【００１９】また、システムエラー、電源低下エラー、
ノイズによる誤動作、デバイズ／周辺装置の故障などの
外部エラーをモニタする機能をもっていないので、外部
エラーの解析ができないという問題点があった。

【００２２】また、エラー処理を行うＣＰＵ本体がダウ
ンしてもその他の処理装置からＣＰＵを復帰させること
により、エラー処理を続行してエラーの原因を得ること
ができる中央処理装置の異常検出装置を得ることを目的
とする。

【００２３】

【課題を解決するための手段】この発明の請求項１に係
る中央処理装置の異常検出装置は、中央処理装置及びこ
の中央処理装置に結合された他の処理装置の動作を監視
するウォッチ・ドッグ・タイマ回路と、このウォッチ・
ドッグ・タイマ回路からの信号をラッチしてラッチ信号
を出力する第１ラッチ回路と、外部エラー信号をラッチ
してラッチ信号を出力する第２ラッチ回路と、上記第１
ラッチ回路と上記第２ラッチ回路とからのラッチ信号の
オア出力を、上記中央処理装置にサイクルの終了を示す
応答信号として出力すると共に、上記第１ラッチ回路ま
たは上記第２ラッチ回路からのラッチ信号を受信したと
きに上記中央処理装置に割り込み信号を出力する応答信
号生成回路とを備え、上記中央処理装置は、上記応答信
号と上記割り込み信号を受信したときに上記第１ラッチ
回路と上記第２ラッチ回路とからそれぞれラッチ情報を
読み出しその内容に応じて上記他の処理装置をリセット
するものである。

【００２４】また、この発明の請求項２に係る中央処理
装置の異常検出装置は、中央処理装置及びこの中央処理
装置に結合された他の処理装置の動作を監視するウォッ
チ・ドッグ・タイマ回路と、このウォッチ・ドッグ・タ
イマ回路からの信号をラッチしてラッチ信号を出力する
第１ラッチ回路と、外部エラー信号をラッチしてラッチ
信号を出力する第２ラッチ回路と、上記中央処理装置か
ら出力される割り込みレベルセットクリア情報に応じて
上記第１ラッチ回路からのラッチ信号と上記第２ラッチ
回路からのラッチ信号とのいずれか優先度の高い方を出
力することが可能である割り込みレベル比較マスク回路
と、この割り込みレベル比較マスク回路の出力を、上記
中央処理装置にサイクルの終了を示す応答信号として出
力すると共に、上記割り込みレベル比較マスク回路の出
力を受信したときに上記中央処理装置に割り込み信号を
出力する応答信号生成回路とを備え、上記中央処理装置
は、上記応答信号と上記割り込み信号を受信したとき上
記第１ラッチ回路または上記第２ラッチ回路からラッチ
情報を読み出しその内容に応じて上記他の処理装置をリ
セットするものである。

【００２６】また、この発明の請求項４に係る中央処理
装置の異常検出装置は、中央処理装置及びこの中央処理
装置に結合された他の処理装置の動作を監視するウォッ
チ・ドッグ・タイマ回路と、このウォッチ・ドッグ・タ
イマ回路からの信号をラッチすると共に上記中央処理装
置によりクリアされる第１ラッチ回路と、外部エラー信
号をラッチすると共に上記中央処理装置によりクリアさ
れる第２ラッチ回路と、上記第１ラッチ回路と上記第２
ラッチ回路のラッチ情報を記憶するメモリと、このメモ
リの記憶データの変化を監視し、上記中央処理装置がダ
ウンして動作停止し上記第１ラッチ回路と上記第２ラッ
チ回路がクリアされず上記メモリの記憶データが所定時
間以上変化しないことを検出したときに上記他の処理装
置にダウン検出信号を出力する中央処理装置ダウン検出
器とを備え、上記他の処理装置は、上記中央処理装置ダ
ウン検出器の検出信号を受けたときに上記中央処理装置
をリセットするものである。

【００２７】

【作用】この発明の請求項１に係る中央処理装置の異常
検出装置においては、ウォッチ・ドッグ・タイマ回路に
より、中央処理装置及びこの中央処理装置に結合された
他の処理装置の動作を監視して、異常検出としてタイム
アップしたときに信号を出力する。この信号を第１ラッ
チ回路によりラッチしてラッチ信号を出力する。また、
第２ラッチ回路により、外部エラー信号をラッチしてラ
ッチ信号を出力し、これらラッチ信号のオア出力を、応
答信号生成回路から上記中央処理装置にサイクルの終了
を示す応答信号として出力すると共に、割り込み信号を
出力する。そして、上記中央処理装置により、上記応答
信号と上記割り込み信号を受信したときに上記第１ラッ
チ回路と上記第２ラッチ回路とからそれぞれラッチ情報
を読み出しその内容に応じて上記他の処理装置をリセッ
トする。

【００２８】また、この発明の請求項２に係る中央処理
装置の異常検出装置においては、ウォッチ・ドッグ・タ
イマ回路により、中央処理装置及びこの中央処理装置に
結合された他の処理装置の動作を監視し、異常検出とし
てタイムアップしたときに信号を出力する。また、第２
ラッチ回路により外部エラー信号をラッチしてラッチ信
号を出力する。割り込みレベル比較マスク回路により、
上記中央処理装置から出力される割り込みレベルセット
クリア情報がセットされている（マスク有り）ときにセ
ットされていないラッチ信号が出力され、セットされて
いない（マスク無し）ときには両ラッチ信号のいずれか
優先度の高い方が出力される。応答信号生成回路によ
り、この割り込みレベル比較マスク回路の出力を、上記
中央処理装置にサイクルの終了を示す応答信号として出
力すると共に、割り込み信号を出力し、上記中央処理装
置により上記応答信号と上記割り込み信号を受信したと
き上記第１ラッチ回路または上記第２ラッチ回路からラ
ッチ情報を読み出しその内容に応じて上記他の処理装置
をリセットする。

【００３０】また、この発明の請求項４に係る中央処理
装置の異常検出装置においては、ウォッチ・ドッグ・タ
イマ回路により中央処理装置及びこの中央処理装置に結
合された他の処理装置の動作を監視し、異常検出として
タイムアップしたときに信号を出力する。この信号を第
１ラッチ回路によりラッチする。また、第２ラッチ回路
により外部エラー信号をラッチする。上記第１ラッチ回
路と上記第２ラッチ回路のラッチ情報をメモリに記憶
し、中央処理装置ダウン検出器により上記メモリの記憶
データの変化を監視する。上記中央処理装置ダウン検出
器は、上記中央処理装置がダウンして動作停止し上記第
１ラッチ回路と上記第２ラッチ回路が上記中央処理装置
によってクリアされず上記記憶データが所定時間以上変
化しないことを検出したときに上記他の処理装置にダウ
ン検出信号を出力する。これにより、上記他の処理装置
は、上記検出器の検出信号を受けたときに上記中央処理
装置をリセットする。

【００３１】

【００３３】８はＷＤＴラッチ部６ＡからのＷＤＴラッ
チ信号と外部エラーラッチ部７からの外部エラーラッチ
信号をオアゲート５を介してＮＭＩ（non-maskable int
errupt）信号として受けたときにＣＰＵ１に割り込み信
号ＮＭＩ_ＯＵＴを出力すると共に、ＷＤＴラッチ部６
ＡからのＷＤＴラッチ信号を受けたときに、ＣＰＵ１の
実行しているサイクルを強制的に終了させるためにＡＣ
Ｋ（acknowledge）信号をＣＰＵ１に出力するＡＣＫ生
成回路である。

【００３４】また、ＣＰＵ１は、割り込み信号ＮＭＩ_
ＯＵＴを受信したときに、ラッチ部リード信号によって
ＷＤＴラッチ部６Ａと外部エラーラッチ部７からラッチ
情報を読み出した後、ラッチクリア信号によって必要に
応じてＷＤＴラッチ部６Ａと外部エラーラッチ部７をク
リアする。

【００３８】通常、ＣＰＵ１はサイクル終了時にＡＣＫ
信号を受けて次の処理に移行するが、ＷＤＴエラー発生
時にはサイクルが終了しないのでＡＣＫ信号が入力され
ずＡＣＫ信号待機状態のままで、次の処理に移行するこ
とができない。

【００６８】このように、バッテリバックアップ部１９
を設けることにより、エラー要因として電源がダウンし
たときでもＷＤＴラッチ部６Ａと外部エラーラッチ部７
をアクセスすることができるので、ＣＰＵ１はエラー要
因を知ることができる。