JP2855633B2 - マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 - Google Patents
マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置Info
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、マルチプロセッサシステムにおけるデュア
ルポートメモリ（以下DPM）の故障診断装置、特に２つ
のポートのそれぞれに結合された２つのCPU（中央演算
処理装置）が、ともにDPMの割り込み信号をモニタする
ことによりDPMの割り込み機能を診断できる機能を有す
るマルチプロセッサシステムにおけるDPMの故障診断装
置に関する。
ルポートメモリ（以下DPM）の故障診断装置、特に２つ
のポートのそれぞれに結合された２つのCPU（中央演算
処理装置）が、ともにDPMの割り込み信号をモニタする
ことによりDPMの割り込み機能を診断できる機能を有す
るマルチプロセッサシステムにおけるDPMの故障診断装
置に関する。
＜従来の技術＞ 従来、複数のCPU間においてデータ伝送を行うマルチ
プロセッサシステムにあっては、例えばプロセッサＡと
プロセッサＢとの間のデータ通信のために、これら二つ
のプロセッサの双方から任意にアクセス可能な共有メモ
リであるデュアルポートメモリ（DPM）が設けられてい
た（特開昭62−242268号公報）。
プロセッサシステムにあっては、例えばプロセッサＡと
プロセッサＢとの間のデータ通信のために、これら二つ
のプロセッサの双方から任意にアクセス可能な共有メモ
リであるデュアルポートメモリ（DPM）が設けられてい
た（特開昭62−242268号公報）。
このDPMは、一方のプロセッサからの割り込み要求信
号にもとづいて、他方のプロセッサに対して割り込み信
号を発生させる機能を持つように構成されている。
号にもとづいて、他方のプロセッサに対して割り込み信
号を発生させる機能を持つように構成されている。
例えばプロセッサＡからプロセッサＢに対する割り込
み要求は、プロセッサＡがDPMの所定のアドレスに書き
込みを行うことによって行われる。すなわち、DPMの制
御回路は、両方のプロセッサから供給されるアドレス信
号をモニタしており、プロセッサＡが所定のアドレスに
ステータスを書き込むと、タイミング信号を形成する。
これにより、割り込み表示用のフリップフロップがセッ
トされ、プロセッサＢに対して割り込みを要求する割り
込み信号が出力される。そして、プロセッサＢが割り込
み信号を受け付けると、プロセッサＢは割り込み処理の
ルーチンを行い上記アドレスの割り込みステータスの読
み出しを行うものである。
み要求は、プロセッサＡがDPMの所定のアドレスに書き
込みを行うことによって行われる。すなわち、DPMの制
御回路は、両方のプロセッサから供給されるアドレス信
号をモニタしており、プロセッサＡが所定のアドレスに
ステータスを書き込むと、タイミング信号を形成する。
これにより、割り込み表示用のフリップフロップがセッ
トされ、プロセッサＢに対して割り込みを要求する割り
込み信号が出力される。そして、プロセッサＢが割り込
み信号を受け付けると、プロセッサＢは割り込み処理の
ルーチンを行い上記アドレスの割り込みステータスの読
み出しを行うものである。
＜発明が解決しようとする問題点＞ しかしながら、このような従来のマルチプロセッサシ
ステムにおいてDPMの故障を診断する方法としては、CPU
がDPMに所定のデータを書き込み、このメモリ内容をそ
のCPUが読み出して（同一か否かを）チェックするもの
に過ぎなかった。したがって、一のCPUが他のCPUに割り
込みをかけても、これを確認することができず、割り込
み機能が壊れたとき、DPMは自己診断でこの割り込み機
能が正常か否かをチェックすることができず、トラブル
シューティングに多大の時間を費やしていたという問題
点があった。
ステムにおいてDPMの故障を診断する方法としては、CPU
がDPMに所定のデータを書き込み、このメモリ内容をそ
のCPUが読み出して（同一か否かを）チェックするもの
に過ぎなかった。したがって、一のCPUが他のCPUに割り
込みをかけても、これを確認することができず、割り込
み機能が壊れたとき、DPMは自己診断でこの割り込み機
能が正常か否かをチェックすることができず、トラブル
シューティングに多大の時間を費やしていたという問題
点があった。
そこで、本発明は、割り込み機能について自己診断が
可能な装置を提供すること、およびDPMからの割り込み
機能が壊れた場合のバックアップ機能を得ることができ
る装置を提供することをその目的としている。
可能な装置を提供すること、およびDPMからの割り込み
機能が壊れた場合のバックアップ機能を得ることができ
る装置を提供することをその目的としている。
＜問題点を解決するための手段＞ 本願の第１の発明は、デュアルポートメモリにシステ
ムバスを介して第１及び第２のマイクロプロセッサが接
続され、第１のマイクロプロセッサからデュアルポート
メモリへの割り込み要求信号に応答して、デュアルポー
トメモリから第２のマイクロプロセッサに対して割り込
み信号を出力するマルチプロセッサシステムにおいて、
上記第２のマイクロプロセッサへの割り込み信号を、上
記第１のマイクロプロセッサへ入力し、この入力信号に
基づいてデュアルポートメモリの出力ポートの故障を判
別する診断回路を備えたことを特徴とするマルチプロセ
ッサシステムにおけるデュアルポートメモリの故障診断
装置である。
ムバスを介して第１及び第２のマイクロプロセッサが接
続され、第１のマイクロプロセッサからデュアルポート
メモリへの割り込み要求信号に応答して、デュアルポー
トメモリから第２のマイクロプロセッサに対して割り込
み信号を出力するマルチプロセッサシステムにおいて、
上記第２のマイクロプロセッサへの割り込み信号を、上
記第１のマイクロプロセッサへ入力し、この入力信号に
基づいてデュアルポートメモリの出力ポートの故障を判
別する診断回路を備えたことを特徴とするマルチプロセ
ッサシステムにおけるデュアルポートメモリの故障診断
装置である。
本願の第２の発明は、第１の発明に加えて、上記第１
のマイクロプロセッサからデュアルポートメモリへの割
り込み要求信号を、上記第２のマイクロプロセッサに割
り込み信号として直接入力する割り込み信号発生回路を
備えたことを特徴とするマルチプロセッサシステムにお
けるデュアルポートメモリの故障診断装置である。
のマイクロプロセッサからデュアルポートメモリへの割
り込み要求信号を、上記第２のマイクロプロセッサに割
り込み信号として直接入力する割り込み信号発生回路を
備えたことを特徴とするマルチプロセッサシステムにお
けるデュアルポートメモリの故障診断装置である。
＜作用＞ 本願の第１の発明は、一のマイクロプロセッサからデ
ュアルポートメモリの一方のポートに割り込み要求信号
が入力されると、デュアルポートメモリは、その他方の
ポートから他のマイクロプロセッサに割り込み信号を出
力する。とともに、診断回路は、他のマイクロプロセッ
サへの割り込み信号を、上記一のマイクロプロセッサへ
の入力とし、この入力信号に基づいてデュアルポートメ
モリの出力ポートの故障を判別する。この結果、デュア
ルポートメモリの割り込み機能がチェックされるもので
ある。
ュアルポートメモリの一方のポートに割り込み要求信号
が入力されると、デュアルポートメモリは、その他方の
ポートから他のマイクロプロセッサに割り込み信号を出
力する。とともに、診断回路は、他のマイクロプロセッ
サへの割り込み信号を、上記一のマイクロプロセッサへ
の入力とし、この入力信号に基づいてデュアルポートメ
モリの出力ポートの故障を判別する。この結果、デュア
ルポートメモリの割り込み機能がチェックされるもので
ある。
また、本願の第２の発明は、上記診断回路による判別
機能の他に、割り込み信号発生回路が、一のマイクロプ
ロセッサからの割り込み要求信号を、デュアルポートメ
モリを介さず他のマイクロプロセッサへの割り込み信号
としている。この結果、割り込み機能のチェックに加え
て、そのバックアップ機能をも有している。
機能の他に、割り込み信号発生回路が、一のマイクロプ
ロセッサからの割り込み要求信号を、デュアルポートメ
モリを介さず他のマイクロプロセッサへの割り込み信号
としている。この結果、割り込み機能のチェックに加え
て、そのバックアップ機能をも有している。
＜実施例＞ 以下、本発明の実施例を図面を参照して説明する。
第１図、第３図は、本発明に係るマルチプロセッサシ
ステムにおけるデュアルポートメモリの故障診断装置の
第１実施例を示すものである。
ステムにおけるデュアルポートメモリの故障診断装置の
第１実施例を示すものである。
まず、その構成を説明する。
第１図において、11はデュアルポートメモリ（以下DP
M）であり、このDPM11は入出力ポート群を２つ、第１、
第２のマイクロプロセッサ（ここではシングルチッププ
ロセッサである。以下CPU）13,15にそれぞれ対応して有
している。すなわち、第１のCPU13とDPM11とは双方向バ
スラインであるアドレスバス17およびデータバス19を介
して結合され、同様に第２のCPU15とはアドレスバス2
1、データバス23を介して結合されている。
M）であり、このDPM11は入出力ポート群を２つ、第１、
第２のマイクロプロセッサ（ここではシングルチッププ
ロセッサである。以下CPU）13,15にそれぞれ対応して有
している。すなわち、第１のCPU13とDPM11とは双方向バ
スラインであるアドレスバス17およびデータバス19を介
して結合され、同様に第２のCPU15とはアドレスバス2
1、データバス23を介して結合されている。
このDPM11は例えば2KBのメモリ容量を有している。そ
して、CPU13,15によってアクセス可能であり、これらの
CPU13,15間のテータの伝送の媒介を行うものである。
して、CPU13,15によってアクセス可能であり、これらの
CPU13,15間のテータの伝送の媒介を行うものである。
また、25,27はそれぞれのCPU13,15に対応して設けら
れたROM（読み出し専用メモリ）であって、例えば後述
する自己診断用のプログラム等を有している。
れたROM（読み出し専用メモリ）であって、例えば後述
する自己診断用のプログラム等を有している。
このDPM11の割り込み命令出力用の端子▲▼A,
▲▼Ｂは、それぞれAND回路33,35を介してCPU1
5、13の各入力端子INPort bb,INPort aaに接続されてい
る。さらに、それぞれCPU13、15の各入力端子INPort a
a,INPort bbに接続されている。それとともに、NOT回路
37,39をそれぞれ介してフリップフロップ41,43の各セッ
ト端子Ｓに接続されている。これらフリップフロップ4
1,43はそれぞれデータ（割り込み信号）ラッチ用であ
り、各リセット端子ＲにはCPU13,15の各出力端子からリ
セット信号が入力されるものである。また、フリップフ
ロップ41,43の各出力端子はNOR回路45,47にそれぞれ
入力されている。
▲▼Ｂは、それぞれAND回路33,35を介してCPU1
5、13の各入力端子INPort bb,INPort aaに接続されてい
る。さらに、それぞれCPU13、15の各入力端子INPort a
a,INPort bbに接続されている。それとともに、NOT回路
37,39をそれぞれ介してフリップフロップ41,43の各セッ
ト端子Ｓに接続されている。これらフリップフロップ4
1,43はそれぞれデータ（割り込み信号）ラッチ用であ
り、各リセット端子ＲにはCPU13,15の各出力端子からリ
セット信号が入力されるものである。また、フリップフ
ロップ41,43の各出力端子はNOR回路45,47にそれぞれ
入力されている。
49,51は上記アドレスバス17,21にそれぞれ接続された
アドレスデコーダであり、これらのアドレスデコーダ4
9,51は、各CPU13,15からの割り込みデータを判別するも
のである。これらのアドレスデコーダ49,51は、割り込
み信号専用のアドレス、例えば（07FFh）に所定の割り
込みデータ「FF」が書き込まれると、その２値出力をハ
イレベル「Ｈ」とするものである。そして、これらのア
ドレスデコーダ49,51の各２値出力は、それぞれフリッ
プフロップ53,55のセット端子Ｓに、および、NOT回路5
7,59を介して上記AND回路35,33に、入力されている。
アドレスデコーダであり、これらのアドレスデコーダ4
9,51は、各CPU13,15からの割り込みデータを判別するも
のである。これらのアドレスデコーダ49,51は、割り込
み信号専用のアドレス、例えば（07FFh）に所定の割り
込みデータ「FF」が書き込まれると、その２値出力をハ
イレベル「Ｈ」とするものである。そして、これらのア
ドレスデコーダ49,51の各２値出力は、それぞれフリッ
プフロップ53,55のセット端子Ｓに、および、NOT回路5
7,59を介して上記AND回路35,33に、入力されている。
これらのフリップフロップ53,55は、割り込みアドレ
スを検知した後、その信号（アドレスデコーダの「Ｈ」
出力）を保持するもので、その各出力端子は前記NOR
回路45,47の入力端子にそれぞれ接続されている。
スを検知した後、その信号（アドレスデコーダの「Ｈ」
出力）を保持するもので、その各出力端子は前記NOR
回路45,47の入力端子にそれぞれ接続されている。
NOR回路45,47の出力端子は、それぞれCPU13,15の入力
端子INPorta,INPortbに接続されている。これらのNOR回
路45,47は、上記DPM11の割り込み出力を検知するための
ものである。なお、フリップフロップ53,55のリセット
端子Ｒには上記CPU13,15の各出力端子OUTPorta,OUTPort
bからリセット出力（２値出力）がそれぞれ入力可能に
なされている。
端子INPorta,INPortbに接続されている。これらのNOR回
路45,47は、上記DPM11の割り込み出力を検知するための
ものである。なお、フリップフロップ53,55のリセット
端子Ｒには上記CPU13,15の各出力端子OUTPorta,OUTPort
bからリセット出力（２値出力）がそれぞれ入力可能に
なされている。
以上の構成に係る診断装置にあっては、CPU13からCPU
15にDPM11を介してデータを伝送する場合は、まず、CPU
13がDPM11の所定のアドレスに通信するデータを書き込
む。そして、DPM11から他方のCPU15に割り込みをかけ
る。▲▼Ｂから割り込み信号（ロウレベル）を出
力するものである。この結果、CPU15は割り込み処理ル
ーチンを行うことにより、DPM11にストアされた上記デ
ータを受け取るものである。
15にDPM11を介してデータを伝送する場合は、まず、CPU
13がDPM11の所定のアドレスに通信するデータを書き込
む。そして、DPM11から他方のCPU15に割り込みをかけ
る。▲▼Ｂから割り込み信号（ロウレベル）を出
力するものである。この結果、CPU15は割り込み処理ル
ーチンを行うことにより、DPM11にストアされた上記デ
ータを受け取るものである。
また、この場合、CPU13ではNOT回路39、フリップフロ
ップ42、NOR回路47を介してその入力端子INPaに上記▲
▼Ｂからの割り込み命令出力が入力（ハイレベル
信号）されている。したがって、CPU13はこの入力信号
（２値信号）に基づいて割り込み機能の故障を判断する
ものである。例えばNOR回路47からの２値出力がロウレ
ベル「Ｌ」のときは割り込み機能が不良である。逆にハ
イレベル「Ｈ」のときは正常である。
ップ42、NOR回路47を介してその入力端子INPaに上記▲
▼Ｂからの割り込み命令出力が入力（ハイレベル
信号）されている。したがって、CPU13はこの入力信号
（２値信号）に基づいて割り込み機能の故障を判断する
ものである。例えばNOR回路47からの２値出力がロウレ
ベル「Ｌ」のときは割り込み機能が不良である。逆にハ
イレベル「Ｈ」のときは正常である。
これらのNOT回路39、フリップフロップ43、NOR回路47
は、全体として故障診断回路60を構成しているものであ
る。NOT回路37、フリップフロップ41、NOR回路45につい
ても同様に、DPM11からCPU13への割り込み機能の故障診
断を行う故障診断回路62を構成している。
は、全体として故障診断回路60を構成しているものであ
る。NOT回路37、フリップフロップ41、NOR回路45につい
ても同様に、DPM11からCPU13への割り込み機能の故障診
断を行う故障診断回路62を構成している。
また、上述のように、CPU13,15からアドレスバス17,2
1によってのアドレス信号を、アドレスデコーダ49,51、
NOT回路57,59を介して割り込み入力用のAND回路35,33に
それぞれ入力している。このため、DPM11の割り込み出
力端子▲▼B,▲▼Ａが故障した場合にもCP
U15,13の割り込み信号の入力端子▲▼b,▲
▼ａには割り込み入力がなされることとなる。すなわ
ち、これらのアドレスデコーダ49,51、NOT回路57,59、A
ND回路35,33は、全体として割り込み信号発生回路70,72
を構成している。この割り込み信号発生回路70,72は、
上記一のマイクロプロセッサCPU13または15からの割り
込み要求信号（アドレス信号）を、他のマイクロプロセ
ッサCPU15または13への割り込み信号とするものであ
る。
1によってのアドレス信号を、アドレスデコーダ49,51、
NOT回路57,59を介して割り込み入力用のAND回路35,33に
それぞれ入力している。このため、DPM11の割り込み出
力端子▲▼B,▲▼Ａが故障した場合にもCP
U15,13の割り込み信号の入力端子▲▼b,▲
▼ａには割り込み入力がなされることとなる。すなわ
ち、これらのアドレスデコーダ49,51、NOT回路57,59、A
ND回路35,33は、全体として割り込み信号発生回路70,72
を構成している。この割り込み信号発生回路70,72は、
上記一のマイクロプロセッサCPU13または15からの割り
込み要求信号（アドレス信号）を、他のマイクロプロセ
ッサCPU15または13への割り込み信号とするものであ
る。
なお、上述したようにアドレスバス17,21からの割り
込み要求のアドレス信号をアドレスデコーダ49,51をそ
れぞれ介して、フリップフロップ53,55のセット端子に
入力し、さらにその出力をNOR回路47,45にそれぞれ入
力することとしたため、互いに他のCPUの暴走から上記
自己診断が影響されることなく、自己の割り込み要求の
みをチェックすることができる。DPM11の割り込み機能
が“L"レベルで故障した場合は、▲▼ＢからAND
回路35への信号が“L"になりっぱなしになる。しかしな
がら、直接CPU13の入力ポートINPort aaに信号を取り込
んでいるので、この信号により故障か否かを判断でき
る。
込み要求のアドレス信号をアドレスデコーダ49,51をそ
れぞれ介して、フリップフロップ53,55のセット端子に
入力し、さらにその出力をNOR回路47,45にそれぞれ入
力することとしたため、互いに他のCPUの暴走から上記
自己診断が影響されることなく、自己の割り込み要求の
みをチェックすることができる。DPM11の割り込み機能
が“L"レベルで故障した場合は、▲▼ＢからAND
回路35への信号が“L"になりっぱなしになる。しかしな
がら、直接CPU13の入力ポートINPort aaに信号を取り込
んでいるので、この信号により故障か否かを判断でき
る。
第２図および第３図は、上記構成に係るDPMの故障診
断装置の制御プログラムを示している。このフローチャ
ートはCPU13についてのものであるが、CPU15についても
同様のものとする。
断装置の制御プログラムを示している。このフローチャ
ートはCPU13についてのものであるが、CPU15についても
同様のものとする。
パワーオンの後、ステップS1では各CPU13の内部での
初期値の設定を行う。ステップS2では、読み出し書き込
みメモリ（RAM）の自己診断を、次にステップS3では読
み出し専用メモリ（ROM）25,27の自己診断を行うものと
する。さらに、ステップS4、ステップS5では順次、CPU1
3の自己診断およびDPM11の自己診断を行う。このDPM11
の自己診断はメモリ内容のチェックの他にも、割り込み
機能のチェックも行うものである。そして、各IC（AND
回路33,35等）の初期設定をステップS6において行い、
ステップS7のメインプログラム処理に移る。
初期値の設定を行う。ステップS2では、読み出し書き込
みメモリ（RAM）の自己診断を、次にステップS3では読
み出し専用メモリ（ROM）25,27の自己診断を行うものと
する。さらに、ステップS4、ステップS5では順次、CPU1
3の自己診断およびDPM11の自己診断を行う。このDPM11
の自己診断はメモリ内容のチェックの他にも、割り込み
機能のチェックも行うものである。そして、各IC（AND
回路33,35等）の初期設定をステップS6において行い、
ステップS7のメインプログラム処理に移る。
次に、ステップS8ではCPU13にはCPU13からCPU15への
通信データが有るか否かを判別する。無ければステップ
S7に戻り、有る場合は、ステップS9に進む。このステッ
プS9ではCPU13がDPM11へその通信データを書き込む。ス
テップS10でタイマをスタートし、ステップS11では他方
のCPU15の前回の通信データの処理の状況をチェックす
る。例えばDPM11のフラグのチェックである。
通信データが有るか否かを判別する。無ければステップ
S7に戻り、有る場合は、ステップS9に進む。このステッ
プS9ではCPU13がDPM11へその通信データを書き込む。ス
テップS10でタイマをスタートし、ステップS11では他方
のCPU15の前回の通信データの処理の状況をチェックす
る。例えばDPM11のフラグのチェックである。
ステップS12はその処理がOKの場合にはステップS13に
進み割り込のルーチン処理がされる。
進み割り込のルーチン処理がされる。
CPU15でのデータ処理が終了していない場合は、ステ
ップS14でタイムアップか否かを判断する。未了であれ
ばステップS11に戻り、終了であれば他方のCPU15のトラ
ブルのエラー表示をステップS15で行う。この表示によ
って例えばリセット等の操作を行うこととなる。
ップS14でタイムアップか否かを判断する。未了であれ
ばステップS11に戻り、終了であれば他方のCPU15のトラ
ブルのエラー表示をステップS15で行う。この表示によ
って例えばリセット等の操作を行うこととなる。
第３図はステップS13で示した割り込み要求のルーチ
ンを示している。
ンを示している。
ステップS121では所定の割り込み番地にデータを書き
込む。ステップS122では、入力ポートａ（CPU13のINPor
ta）からのデータ（２値信号）を読み込む。そして、ス
テップS123では、その入力データがハイレベル「Ｈ」か
否かを判定する。「Ｌ」であればデュアルポートメモリ
の込み機能の不良のエラーメッセージの表示またはホス
トへの通信等のエラー処理がステップS124でなされ、
「Ｈ」である場合とともにこの割り込みルーチンを終了
して上記メインルーチンのステップS7に戻る。
込む。ステップS122では、入力ポートａ（CPU13のINPor
ta）からのデータ（２値信号）を読み込む。そして、ス
テップS123では、その入力データがハイレベル「Ｈ」か
否かを判定する。「Ｌ」であればデュアルポートメモリ
の込み機能の不良のエラーメッセージの表示またはホス
トへの通信等のエラー処理がステップS124でなされ、
「Ｈ」である場合とともにこの割り込みルーチンを終了
して上記メインルーチンのステップS7に戻る。
＜効果＞ 以上説明してきたように、本発明によれば、DPMの出
力機構の故障診断が確実に行える。また、システム自体
のトラブルシューティング時間が短縮することができ
る。また、本願の第２の発明によればさらにシステム自
体の信頼性を向上させるとが出来る。
力機構の故障診断が確実に行える。また、システム自体
のトラブルシューティング時間が短縮することができ
る。また、本願の第２の発明によればさらにシステム自
体の信頼性を向上させるとが出来る。
また、上記実施例にあっては、DPMによる割り込みが
要求されたCPUへの割り込み機能のチェックのみでな
く、要求側のCPU自体の割り込み要求機能のチェックを
することができる。
要求されたCPUへの割り込み機能のチェックのみでな
く、要求側のCPU自体の割り込み要求機能のチェックを
することができる。
第１図は本発明の第１実施例に係るマルチプロセッサシ
ステムにおけるデュアルポートメモリの故障診断装置の
構成を示すブロック図、第２図（Ａ）および（Ｂ）は第
１実施例に係るその一方のCPUにおける制御プログラム
を示すフローチャート、第３図は同じく第１実施例に係
る制御プログラムの割り込み要求のルーチンを示すフロ
ーチャートである。 11……DPM、 13,15……CPU、 60,62……故障診断回路、 70,72……割り込み信号発生回路。
ステムにおけるデュアルポートメモリの故障診断装置の
構成を示すブロック図、第２図（Ａ）および（Ｂ）は第
１実施例に係るその一方のCPUにおける制御プログラム
を示すフローチャート、第３図は同じく第１実施例に係
る制御プログラムの割り込み要求のルーチンを示すフロ
ーチャートである。 11……DPM、 13,15……CPU、 60,62……故障診断回路、 70,72……割り込み信号発生回路。
Claims (2)
- 【請求項１】デュアルポートメモリにシステムバスを介
して第１及び第２のマイクロプロセッサが接続され、第
１のマイクロプロセッサからデュアルポートメモリへの
割り込み要求信号に応答して、デュアルポートメモリか
ら第２のマイクロプロセッサに対して割り込み信号を出
力するマルチプロセッサシステムにおいて、 上記第２のマイクロプロセッサへの割り込み信号を、上
記第１のマイクロプロセッサへ入力し、この入力信号に
基づいてデュアルポートメモリの出力ポートの故障を判
別する診断回路を備えたことを特徴とするマルチプロセ
ッサシステムにおけるデュアルポートメモリの故障診断
装置。 - 【請求項２】上記第１のマイクロプロセッサからデュア
ルポートメモリへの割り込み要求信号を、上記第２のマ
イクロプロセッサに割り込み信号として直接入力する割
り込み信号発生回路を備えたことを特徴とする請求項１
に記載のマルチプロセッサシステムにおけるデュアルポ
ートメモリの故障診断装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024957A JP2855633B2 (ja) | 1989-02-03 | 1989-02-03 | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 |
| US07/473,818 US5210863A (en) | 1989-02-03 | 1990-02-02 | Multi-processor system for detecting a malfunction of a dual port memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024957A JP2855633B2 (ja) | 1989-02-03 | 1989-02-03 | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205956A JPH02205956A (ja) | 1990-08-15 |
| JP2855633B2 true JP2855633B2 (ja) | 1999-02-10 |
Family
ID=12152466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024957A Expired - Lifetime JP2855633B2 (ja) | 1989-02-03 | 1989-02-03 | マルチプロセッサシステムにおけるデュアルポートメモリの故障診断装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210863A (ja) |
| JP (1) | JP2855633B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2716276B1 (fr) * | 1994-02-16 | 1996-05-03 | Sgs Thomson Microelectronics | Circuit de réorganisation de données. |
| US7000269B2 (en) * | 2003-07-18 | 2006-02-21 | L&P Property Management Company | Adjustable base for supporting adjustable beds of different widths |
| KR100641010B1 (ko) * | 2005-10-06 | 2006-11-02 | 삼성전자주식회사 | 다중 프로세서 이동통신 단말기에서 이중포트메모리 풀방지 장치 및 방법 |
| JP2009123298A (ja) * | 2007-11-16 | 2009-06-04 | Renesas Technology Corp | 半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242268A (ja) * | 1986-04-14 | 1987-10-22 | Hitachi Ltd | 半導体記憶装置 |
| JP2834122B2 (ja) * | 1987-07-08 | 1998-12-09 | 株式会社日立製作所 | 制御装置 |
-
1989
- 1989-02-03 JP JP1024957A patent/JP2855633B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-02 US US07/473,818 patent/US5210863A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02205956A (ja) | 1990-08-15 |
| US5210863A (en) | 1993-05-11 |
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