JPH079625B2 - フォールトトレラントな能力を備えたコンピュータ - Google Patents

フォールトトレラントな能力を備えたコンピュータ

Info

Publication number
JPH079625B2
JPH079625B2 JP1322461A JP32246189A JPH079625B2 JP H079625 B2 JPH079625 B2 JP H079625B2 JP 1322461 A JP1322461 A JP 1322461A JP 32246189 A JP32246189 A JP 32246189A JP H079625 B2 JPH079625 B2 JP H079625B2
Authority
JP
Japan
Prior art keywords
memory
cpus
input
cpu
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1322461A
Other languages
English (en)
Other versions
JPH02202636A (ja
Inventor
リチャード・ダブリュー・カッツ・ジュニア
ランダル・ジー・バントン
ダグラス・イー・ジュウエット
ピーター・シー・ノーウッド
ケニス・シー・ディベッカー
ニキール・エー・メータ
ジョン・デイビッド・アリソン
ロバート・タブリュー・ホースト
Original Assignee
タンデム・コンピューターズ・インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by タンデム・コンピューターズ・インコーポレイテッド filed Critical タンデム・コンピューターズ・インコーポレイテッド
Publication of JPH02202636A publication Critical patent/JPH02202636A/ja
Publication of JPH079625B2 publication Critical patent/JPH079625B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
    • G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
    • G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1658—Data re-synchronization of a redundant component, or initial sync of replacement, additional or spare unit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1683—Temporal synchronisation or re-synchronisation of redundant processing components at instruction level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1687—Temporal synchronisation or re-synchronisation of redundant processing components at event level, e.g. by interrupt or result of polling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1691—Temporal synchronisation or re-synchronisation of redundant processing components using a quantum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
    • G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
    • G06F11/184—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality
    • G06F11/185—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components where the redundant components implement processing functionality and the voting is itself performed redundantly
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2017—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where memory access, memory control or I/O control functionality is redundant
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1675—Temporal synchronisation or re-synchronisation of redundant processing components
    • G06F11/1679—Temporal synchronisation or re-synchronisation of redundant processing components at clock signal level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/181—Eliminating the failing redundant component
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
    • G06F11/182—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits based on mutual exchange of the output between redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G06F11/2015—Redundant power supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/85—Active fault masking without idle spares
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Software Systems (AREA)
  • Multimedia (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、コンピュータシステムに関し、より詳細に
は、フォールトトレラント（fault−tolerant）多重プ
ロセッサシステムにおけるI/O（すなわち入力／出力）
プロセッサ制御に関する。
（従来の技術と発明が解決しようとする課題） 高信頼性のデジタル処理、冗長性を用いた様々なコンピ
ュータアーキテクチャにおいて達成される。例えば、TM
R（３重・モジュラ・冗長性）システムは、同じ命令の
ストリーム（流れ）を実行する３個のCPUを、機能を重
複する３個の分離した主メモリユニットと分離したI/O
装置と共に使用できる。そのため、もし各タイプの要素
の中の１つが誤りをしても、システムは動作し続ける。
他のフォールトトレラントタイプのシステムが、カッツ
マン等に対して発行されタンデム・コンピューターズ・
インコーポレイテッドに対して譲渡された「多重プロセ
ッサシステム」と題する米国特許第4,228,496号に示さ
れる。様々な方法が、冗長性システムにおいて装置を同
期させるために使用されて来た。例えば、「多重プロセ
ッサを同期させるための方法と装置」と題するアール・
ダブリュウ・ホーストにより1987年11月９日に出願さ
れ、同様にタンデム・コンピューターズ・インコーポレ
イテッドに譲渡された米国特許出願第118,503号におい
て、「緩い」同期法が開示されているが、これは、「フ
ォールトトレラント計算のための中央処理装置」と題さ
れストラス・コンピュータ・インコーポレイテッドに譲
渡された米国特許第4,453,215号において示されている
ような単独のクロックを用いたロック・ステップ同期を
使用した他のシステムと対照的である。「同期ボーティ
ング（synchronization voting）」と呼ばれる技法がデ
ビス（Davies）及びウエイカリ（WaKerly）著「冗長性
システムにおける同期とマッチング」（IEEEトランザク
ションズ・オン・コンピュータ（IEEE Transactions on
computer）,1978年６月号531−539ページ）に開示され
ている。冗長性のフォールトトレラントシステムにおけ
る割り込み同期の方法が、ヨンディ（Yondea）ほか著
「緩く同期したTMRシステムのための割り込み取り扱い
の実行」（フォールトトレラント計算についての第15回
年次シンポジウムのプロシーディング（1985年６月）24
6−251ページ）に開示されている。「フォールトトレラ
ントリアルタイムクロック」と題する米国特許第4,644,
498号は、TMRコンピュータシステムにおける使用のため
の３重モジュラ冗長性クロック構成を開示している。
「多重に冗長なコンピュータのフレーム同期」と題する
米国特許第4,733,353号は、同期フレームを実行するこ
とにより周期的に同期される別々のクロックで動作する
CPUを用いる同期法を開示している。
25MHzで動作するインテル80386やモトローラ68030のよ
うな高性能マイクロプロセッサ装置が、高速クロックと
大きな能力を備えて使用できるようになった。また、メ
モリ、ディスクドライブなどのコンピュータシステムの
他の要素もこれに対応してより安価にかつより大きな能
力を備えるようになった。このため、高信頼性のプロセ
ッサが同じ傾向に追随することが要求されている。さら
に、コンピュータ産業におけるいくつかのオペレーティ
ングシステムでの標準化は、アプリケーションソフトウ
エアの利用性を大きく拡大した。そのため、同様な要求
が高信頼性システムの分野でもなされ、すなわち、標準
的オペレーティングシステムを利用できる必要がある。
したがって、この発明の主な目的は、特にフォールトト
レラントタイプの改良された高信頼性コンピュータシス
テムを提供することである。この発明の他の目的は、改
良された冗長性でフォールトトレラントタイプのコンピ
ュータシステムであって、高性能と低コストが両立する
ものを提供することである。特に、改良されたシステム
が、高度に冗長なシステムにおいて通常生じる実行負荷
を避けることが好ましい。この発明の別の目的は、速度
とソフトウエアの両立性とともに信頼性について測定さ
れる場合に、性能が改良されている一方、コストも他の
より低い性能のコンピュータシステムと同じくらいであ
る高信頼性コンピュータシステムを提供することであ
る。この発明のさらに他の目的は、デマンドページング
を用いた仮想メモリ管理を使用し、保護された（上位か
らの監視、すなわち「核（カーネル：Kernel）」）モー
ドを備えたオペレーティングシステムを実行できる高信
頼性コンピュータシステムを提供することである。とく
に、オペレーティングシステムは、多重プロセスの実行
が、すべて高レベルの性能で可能でなければならない。
この発明のさらに別の目的は、故障システム部品を検出
できオフラインでそれらを交換でき、システムをダウン
させることなく補修されたシステム部品を再統合できる
高信頼性冗長性コンピュータシステムを提供することで
ある。
（課題を解決するための手段、作用及び発明の効果） この発明の一実施例によれば、コンピュータシステム
は、典型的には同じ命令ストリームを実行する３個の同
一のCPUを使用し、同じデータの複製を格納する２個の
同一の自己診断メモリモジュールを備える。したがっ
て、古典的TMRシステムにおけるような３個のCPUと３個
のメモリよりはむしろ、３個のCPUと２個のメモリの構
成が使用される。３個のCPUによるメモリ参照（memory
reference）は、２個のメモリの各の３個の別のポート
に接続された３個のバスにより行われる。フォールトト
レラント動作の実行負荷を全CPU自身に課することを避
けるため、また、フォールトトレラントクロック動作の
費用、複雑さ及びタイミングの問題を課することを避け
るため、３個のCPUはそれぞれ、それ自身のために独立
したクロックを別々に備えるが、メモリ参照のようなイ
ベント（event）を検出することにより、すべてのCPU
が、同時に機能を実行するまで他のCPUの前にある任意
のCPUをストールすることにより、緩く同期されてい
る。割り込みもまた、全CPUに同期され、全CPUが命令ス
トリームの同じ点で割り込みを実行することを保証す
る。別々のCPU-メモリ・バスを介しての３個の非同期の
メモリ参照は、メモリ要求のときに各メモリモジュール
の３個の別々のポートでボートされるが、リードデータ
は、全CPUに戻されたときにボートされない。
２個のメモリは、共に、全CPUまたは全I/O（すなわち入
力／出力）バスから受け取ったすべてのライト要求を実
行するので、両メモリは、最新に保たれる。しかし、た
だ１個のメモリモジュールは、リード要求に対応して全
CPUまたはI/Oバスに戻る。リードデータを作る１個のメ
モリモジュールが「プライマリ」（「主」）と呼ばれ、
他方はバックアップである。従って、入って来るデータ
は、ただ１つのソースからであり、ボートされない。２
個のメモリモジュールへのメモリ要求は、ボート続行中
は実行されるが、従って、リードデータは、最後のCPU
が要求を行った後で少し遅れて全CPUに対して利用でき
る。これらのメモリモジュールのために使用されるDRAM
が単にリード動作を行いリフレッシュするためにライト
サイクルの大部分を使用するので、ライトサイクルでさ
えも実質的に重複し得る。そこで、ライトサイクルの最
後の部分のためにストローブされないならば、リード動
作は非破壊的でない。従って、ライトサイクルは、最初
のCPUが要求をすると直ちに開始されるが、最後の要求
が受信され、良好であるとボートされるまで完了しな
い。ボートされないリードデータの戻りと重なったアク
セスの特徴は、高性能のフォールトトレラント動作を、
最小の複雑さと費用で可能にする。
I/O機能は、２つの同一のI/Oバス（各バスはただ１個の
メモリモジュールと別々に接続される）を用いて実行さ
れる。多数のI/Oプロセッサが２つのI/Oバスに接続さ
れ、I/O装置は、複数の対のI/Oプロセッサに接続される
が、ただ１個のI/Oプロセッサによってアクセスされ
る。１個のメモリモジュールがプライマリとして表され
るので、このモジュールのためのただ１個のI/Oバス
が、全I/Oプロセッサを制御する。そして、メモリモジ
ュールとI/Oとの間のトラフィックは、ボート（vote）
されない。全CPUは全I/Oプロセッサをメモリモジュール
を介してアクセスできる。（ここで、各アクセスは、ま
さにメモリアクセスがボートされるようにボートされ
る。）しかし、全I/Oプロセッサは、全メモリモジュー
ルをアクセスできるだけであり、全CPUをアクセスでき
ない。全I/Oプロセッサは、全CPUに割り込みを送ること
ができるだけであり、この割り込みは、全CPUに示され
る前にメモリモジュール内に集められる。こうして、I/
O装置アクセスのための同期オーバヘッドは、全CPUにと
って重荷にならず、フォールトトレラント性が備えられ
る。もし１個のI/Oプロセッサが誤ったならば、その対
の他方のI/Oプロセッサが、オペレーティングシステム
により維持されるI/Oページテーブル内のI/O装置に対し
て用いられるアドレスを単に変えるだけで、このI/Oプ
ロセッサのためのI/O装置の制御を代わって行うことが
できる。このように、I/O装置のフォールトトレラント
性と再統合は、システムシャットダウンなしに、そして
さらに、これらのI/Oバスにおけるボーティングに伴う
ハードウエア費用と実行ペナルティなしに可能である。
説明された実施例において使用されるメモリシステム
は、複数のレベルは階層的である。各CPUは、それ自身
のキャシュ（cache）を備え、本質的にCPUのクロック速
度で動作する。そこで、各CPUは、他のCPUによりアクセ
スできないローカルメモリを備え、仮想メモリ管理は、
オペレーティングシステムの核と現在のタスクのページ
を全３個のCPUのためのローカルメモリの中にあること
を許可し、課されたボーティングまたは同期のようなフ
ォールトトレラント性のオーバヘッドなしに高速でアク
セス可能にする。次に、グローバルメモリとして呼ばれ
るメモリモジュールレベルがあり、ここで、ボーティン
グと同期化が行われ、アクセスタイムの負荷が導入され
る。しかし、グローバルメモリの速度は、ディスクアク
セスよりもずっと速い。従って、このレベルは、デマン
ドページングの第１レベルのためにディスクを使用する
ためよりはむしろ、最速のエリアに最も使用されるデー
タを保つためのローカルメモリとの、ページのスワッピ
ングのために使用される。
この発明の開示された実施例の１つの特徴は、システム
をシャットダウンすることなしにCPUモジュールやメモ
リモジュールのような故障部品を交換する能力である。
こうして、このシステムは、部品が故障し、取り換えね
ばならない場合でさえも、連続的な使用ができる。さら
に、高レベルのフォールトトレラント性がより少ない部
品で達成できる。例えば、フォールトトレラントなクロ
ック動作が必要でなく、３個でなく２個のメモリモジュ
ールだけが必要であり、ボーディング回路が最小にでき
る。このことは、故障する部品が少なく、信頼性が増大
したことを意味する。すなわち、部品がより少ないの
で、故障がより少なく、故障があるとき、システムをラ
ンさせたまま、その部品が分離され、システムシャット
ダウンなしに取り換えできる。
このシステムのCPUは、好ましくは、UNIX（登録商標）
のようなオペレーティングシステムが使用可能な市販の
高性能マイクロプロセッサチップを使用する。システム
をフォールトトレラントにする部分は、オペレーティン
グシステムに対して透明であるか、またはオペレーティ
ングシステムに対して容易に適合できる。従って、高性
能なフォールトトレラントシステムは、一時的に広く使
用されるマルチタスクのオペレーティングシステムとア
プリケーションソフトウエアとの同等性を可能にして提
供される。
（実施例） 以下、添付の図面を参照して本発明の実施例を説明す
る。
第１図を参照して、本発明の特徴を用いたコンピュータ
システムは、一実施例において、論理プロセッサとして
動作する３個の同一のプロセッサ11、12及び13（以下、
それぞれCPU-A,CPU-B及びCPU-Cという。）を備え、これ
ら３個は、典型的には同じ命令ストリームを実行する。
３個のプロセッサが同じ命令ストリームを実行しない唯
一の時間は、システム起動自己テスト、診断などの動作
である。３個のプロセッサは、２個のメモリモジュール
14と15（メモリ＃１、メモリ＃２と呼ばれる）と接続さ
れ、各メモリは、同じアドレス空間に同一のデータを格
納する。好ましい実施例においては、各プロセッサ11、
12及び13は、その固有のローカルメモリ16を含み、この
メモリを含むプロセッサによってのみアクセス可能であ
る。
各プロセッサ11、12及び13は、各メモリモジュール14と
15と同様に、それ自身の固有の別々のクロック発振器17
を備える。この実施例において、全プロセッサは、「ロ
ックステップ」でランされず、その代わり、上述の米国
出願第118,503号で明らかにされたような方法により、
すなわち、これらのCPUを同期化させる外部メモリ参照
のようなイベントを使用して、緩く同期される。外部の
割り込みは、各プロセッサから他の２個のプロセッサへ
割り込み要求とステイタスを結合するための１組のバス
を使用する技法によって、３個のCPUの間で同期化され
る。各プロセッサCPU-A、CPU-B及びCPU-Cは、それ自身
と他の２個との３個の割り込み要求に対して応答的であ
り、命令ストリームの同じ点においてこれらのCPUに割
り込み要求を示す。メモリモジュール14と15は、メモリ
参照をボートし、全３個のCPUが同じ要求（故障に対す
る準備とともに）を行ったときにのみ、メモリ参照が進
むことを許可する。このように、これらのプロセッサ
は、外部のイベント（メモリ参照）の時に同期化され、
その結果、プロセッサは、典型的には、同じ命令ストリ
ームを、同じシーケンスで、ただし必ずしも同期イベン
トの間の時間における平行した時間サイクルの間ではな
いが、実行する。さらに、外部の割り込みは、同期化さ
れて、各CPUの命令ストリームにおける同一の点で実行
される。
CPU-Aプロセッサ11は、バス21を介して、メモリ＃１モ
ジュール14とメモリ＃２モジュール15に接続される。同
様に、CPU-Bプロセッサ12は、バス22を介して、メモリ
＃１モジュール14とメモリ＃２モジュール15に接続され
る。そして、CPU-Cプロセッサ13は、バス23を介して、
メモリモジュール14、15に接続される。これらのバス2
1、22、23は、32ビット多重アドレス／データバス、コ
マンドバス、及びアドレスとデータのストローブのため
の制御ラインを含む。これらのCPUは、これらのバス2
1、22及び23の制御を備え、そのため、アービトレーシ
ョン（arbitration）またはバス要求やバス使用承認（b
us grant）はない。
各メモリモジュール14と15は、それぞれの入出力バス24
又は25に別々に接続され、各バスは、２個（またはそれ
以上）の入出力プロセッサに接続される。このシステム
は、個々のシステム構成のために必要なI/O装置を収容
するために必要な多数のI/Oプロセッサを備えることが
できる。各入出力プロセッサ26、27は、バス28に接続さ
れる。バス28は、VMEバス（登録商標）のような標準の
構成であってもよい。そして、各バス28は、標準のI/O
コントローラ30とのインターフェースのための１個以上
のバスインターフェースモジュール（BIM）29に接続さ
れている。各バスインターフェースモジュール29は、２
個のバス28に接続され、従って、１個のI/Oプロセッサ2
6または27の故障、または１個のバスチャンネル28の故
障は、許容される。I/Oプロセッサ26と27を、CPU11、12
及び13によってメモリモジュール14と15を通してアドレ
ス指定することができ、I/Oプロセッサ26,27はメモリモ
ジュールを介して全CPUに割り込み信号を出力すること
ができる。ディスクドライブ、CRTスクリーンとキーボ
ードを備えたターミナル、及びネットワークアダプタ
は、I/Oコントローラ30により作動される典型的な周辺
装置である。I/Oコントローラ30は、データブロックの
ような転送のためにメモリモジュール14と15に対しDMA
タイプの参照をすることができる。各I/Oプロセッサ2
6、27などは、バス要求、バス使用承認等のために各メ
モリモジュールに直接に接続された個々のラインを備え
る。これらの点から点への接続ラインは、「ラジアル」
と呼ばれ、ラジアルライン31のグループに含まれる。
システムステイタスバス32は、各素子のステイタス情報
を与える目的のために、上記各CPU11、12、13、各メモ
リモジュール14、15、各I/Oプロセッサ26、27に、個々
に接続される。このステイタスバスは、システムに現在
存在し適当に動作しているCPU、メモリモジュール及びI
/Oプロセッサについての情報を提供する。
３個のCPUと２個のメモリモジュールを接続する肯定応
答／ステイタスバス33は、メモリ要求が全CPUによって
行われたときにモジュール14、15が全CPUに肯定応答信
号を送信する個々のラインを含む。同時に、ステイタス
フィールドが、コマンドのステイタスとコマンドが正し
く実行されたか否かとについて報告するために送信され
る。メモリモジュールは、グローバルメモリから読み出
されたデータまたは書き込まれたデータのパリティを検
査するだけでなく、メモリモジュールを介してI/Oバス2
4と25へまたはバス24、25からのデータのパリティを検
査し、またコマンドの正当性を検査する。これらの検査
がCPU11、12及び13に報告されるのは、バス33のステイ
タスラインを介してであり、もし誤りが発生すると、故
障ルーチンを、故障部品を分離するためにエンターする
ことができる。
２個のメモリモジュール14と15がグローバルメモリに同
じデータを格納し、すべてのメモリ参照を２重に行うよ
うに動作しているが、任意の与えられた時間では、１個
のメモリモジュールがプライマリと指定され、他方は、
バックアップと指定される。メモリライト動作は、両メ
モリモジュールにより実行されるので、両方とも使用可
能状態（current）であり、またメモリリード動作も両
方により実行される。しかし、プライマリのメモリモジ
ュールのみが、バス21、22及び23に実際にリードデータ
をロードし、そして、プライマリのメモリモジュールの
みがマルチマスタバス24と25のためのアービトレーショ
ンを制御する。プライマリのメモリモジュールとバック
アップのメモリモジュールに同じ動作の実行を続けるた
めに、バス34がプライマリからバックアップへ制御情報
を伝送する。どちらかのメモリモジュールが、ブートア
ップにおいてプライマリの役割を取り、この役割は、ソ
フトウエアの制御の下に動作の間に交換できる。当該役
割は、選択されたエラー条件が全CPUまたはシステムの
他のエラー応答性部分によって検出されるときに、交換
できる。
全CPUにおいて発生されたある割り込みは、また、メモ
リモジュール14と15によってボートされる。全CPUがそ
のような割り込み状態となったとき（及びストールされ
ないとき）、全CPUは割り込みバス35の個々のラインに
よって全メモリモジュールに割り込み要求を出力する。
そこで、３個のCPUからの３個の割り込み要求をボート
することができる。すべての割り込みがボートされたと
き、メモリモジュールは、それぞれバス35を介して３個
のCPUにボートされた割り込み要求信号を送信する。こ
の割り込みのボーティングは、また、全CPUの動作につ
いての検査のために機能する。３個のCPUは、CPU間バス
18を介してこのボートされた割り込みをCPU割り込み信
号に同期し、命令ストリームの共通の点で全プロセッサ
に割り込みを示す。この割り込み同期は、どのCPUもス
トールせずに達成される。
〈CPUモジュール〉 第２図を参照して、１個のプロセッサ11、12又は13がさ
らに詳細に示される。全３個のCPUモジュールは、好ま
しい実施例では、同じ構成であり、従って、CPU-Aのみ
がここで説明される。価格を競争力のある範囲内に保つ
ために、そして、既に発展されているソフトウエアとオ
ペレーティングシステムへのアクセスをただちに提供す
るために、好ましくは、市販のマイクロプロセッサチッ
プが使用され、多数のデバイスの中の任意の１個が選択
できる。RISC（縮小命令セット）アーキテクチャは、後
述する緩い同期を実行することにおいて利点がある。し
かし、モトローラ68030デバイスやインテル80386デバイ
ス（20MHzと25MHzで使用できる）などのより通常的なCI
SC（複雑な命令セット）マイクロプロセッサが使用でき
る。高速32ビットRISCマイクロプロセッサデバイスは、
３個の基本的なタイプで複数の製造者から入手できる。
すなわち、モトローラは、部品番号88000としてデバイ
スを製造し、MIPSコンピュータ・システムズ・インコー
ポレイテッドなどは、MIPSタイプと呼ばれるチップセッ
トを製造し、サン・マイクロシステムズは、いわゆるSP
ARC（登録商標）タイプ（スケール可能なプロセッサア
ーキテクチャ）を発表している。カリフォルニア州サン
ホセのサイプレス・セミコンダクタは、例えば、部品番
号CY7C601と呼ばれるマイクロプロセッサ（SPARC標準を
サポートし、33MHzのクロックを用い、20MIPSの（１秒
当たり100万命令）を与える）を製造し、富士通は、同
様にSPARC標準をサポートするCMOSRISCマイクロプロセ
ッサ（部品番号S-25）を製造している。
図示された実施例におけるCPUボードすなわちモジュー
ルは、一例として使用され、マイクロプロセッサチップ
40を用いる。このチップ40は、この場合MIPSコンピュー
タ・システムズ・インコーポレイテッドにより設計され
たR2000デバイスであり、また、インテグレイテッド・
デバイス・テクノロジー・インコーポレイテッドによっ
て製造される。このR2000デバイスは、RISCアーキテク
チャを用いた32ビットプロセッサであり、例えば、16.6
7MHzのクロックで12MIPSの高性能を示す。25MHzのクロ
ックで20MIPSを示すR3000のようなこのデバイスのより
高速のバージョンを代わりに用いても良い。プロセッサ
40はまた、論理アドレスから物理アドレスへの翻訳をキ
ャッシュするためのトランスレーションルックアサイド
バッファを含むメモリ管理のために使用されるコプロセ
ッサを備える。プロセッサ40は、データバス、アドレス
バス、および制御バスを備えたローカルバスに接続され
る。別々の命令とデータのキャシュメモリ44と45が、こ
のローカルバスに接続される。これらのキャシュは、そ
れぞれ64Kバイトサイズであり、プロセッサ40の１つの
クロックサイクル内でアクセスされる。もし追加の性能
がこれらのタイブの計算のために必要ならば、数値計算
用すなわち浮動小数点コプロセッサ46が、このローカル
バスに接続される。この数値計算用プロセッサデバイス
も、MIPSコンピュータ・システムズ・インコーポレイテ
ッドから部品番号R2010として市販されている。ローカ
ルバス41、42、43は、ライトバッファ50とリードバッフ
ァ51を介して内部バス構造に接続される。このライトバ
ッファは、入手可能なデバイス（部品番号R2020）であ
り、ライト動作のためにライトバッファ50にデータとア
ドレスを格納した後に、ライトが実行されている間にス
トールサイクルを実行しなければならないことによりは
むしろ、プロセッサ40にラン（Run）サイクルを実行し
続けさせるように機能する。
ライトバッファ50を通るパスに加え、プロセッサ40がラ
イトバッファ50をバイパスしてライト動作を実行するこ
とを可能にするためのパスが設けられる。このパスは、
ソフトウエアの選択の下で、プロセッサに同期のライト
動作を行うことを可能にする。もしライトバッファバイ
パス52がイネーブルされ（ライトバッファ50がイネーブ
ルされず）、プロセッサがライト動作を実行するなら
ば、プロセッサは、ライト動作が完了するまでストール
（一時停止）する。対照的に、ライトバッファがディス
エーブルの状態でライト動作が実行されるとき、データ
がライトバッファ50に書き込まれるので（ライトバッフ
ァが満杯でないならば）、プロセッサはストールしな
い。もしプロセッサ40がライト動作を実行するときにラ
イトバッファがイネーブルされるならば、ライトバッフ
ァ50は、バス43からの制御と同様に、バス41からの出力
データとバス42からのアドレスを捕捉する。ライトバッ
ファ50は、主メモリへのデータの通過を待機する間に最
大４個のそのようなデータ‐アドレスセットを保持でき
る。ライトバッファはプロセッサチップ40のクロック17
と同期して動作し、このため、プロセッサからバッファ
への転送は同期状態でかつプロセッサのマシンサイクル
速度で行われる。ライトバッファ50は、もし満杯であっ
てデータを収容できないならば、プロセッサに信号を送
信する。プロセッサ40によるリード動作は、フォーディ
ープ・ライトバッファ50に含まれるアドレスに対して検
査され、そこで、もしメモリ16すなわちグローバルメモ
リに書き込まれるためにライトバッファで待機している
データに対してリード動作が試みられるならば、リード
動作は、ライト動作が完了するまでストールされる。
ライトバッファ50とリードバッファ51は、データバス5
3、アドレスバス54および制御バス55を備えた内部バス
構造に接続される。ローカルメモリ16は、この内部バス
によってアクセスされ、この内部バスに接続されたバス
インターフェース56は、システムバス21（または他のCP
Uのためのバス22または23）をアクセスするために使用
される。この内部バスの別々のデータバス53とアドレス
バス54（ローカルバスのバス41と42から得られる）は、
システムバス21内の多重化アドレス／データバス57に変
換され、コマンドラインと制御ラインは、対応して、こ
の外部バス内のコマンドライン58と制御ライン59に変換
される。
バスインターフェースユニット56は、また、メモリモジ
ュール14と15から肯定応答／ステイタスライン33を受信
する。これらのライン33において、別々のステイタスラ
イン33-1または33-2は、モジュール14及び15のそれぞれ
から接続され、その結果、両メモリジュールからの応答
を、後述するように、複数のCPUとグローバルメモリの
間の転送（リードまたはライト）の発生の場合に評価で
きる。
一実施例においては、ローカルメモリ16は、約8Mバイト
のRAMからなり、プロセッサ40の約３個または４個のマ
シンサイクル内でアクセスでき、このアクセスは、この
CPUのクロック17と同期している。これに反し、モジュ
ール14と15へのメモリアクセスタイムは、ローカルメモ
リへのそれに比べて非常に長く、メモリモジュール14、
15へのこのアクセスは、非同期であり、すべてのCPUが
要求とボーティングとを行うことを待機することにより
課される同期のオーバーヘッドをこうむる。比較のた
め、I/Oプロセッサ26、27、及び29を介しての典型的な
市販のディスクメモリへのアクセスは、ミリ秒で測定さ
れ、すなわち、モジュール14と15へのアクセスよりもか
なり遅い。こうして、CPUチップ40によるメモリアクセ
スの階層構造がある。最高は、命令キャシュ44とデータ
キャシュ45であり、64Kバイトのキャシュサイズと適当
なフィルアルゴリズム（fill algorithm）を使用したと
きに多分95％のヒット率を示す。最高の次は、ローカル
メモリ16であり、再び一時添仮想メモリ管理アルゴリズ
ムを使用することにより、ローカルメモリのサイズが約
8Mバイトである場合に、キャシュミスが発生し、ローカ
ルメモリにおけるヒットが見いだされ、おそらく95％の
ヒット率が、メモリ参照に対して得られる。プロセッサ
チップの観点からの正味の結果は、メモリ参照（I/O参
照でなく）のおそらく99％以上が同期し、同じマシンサ
イクルまたは３個または４個のマシンサイクル内に起こ
ることである。
ローカルメモリ16は、メモリコントローラ60によって内
部バスからアクセスされる。このメモリコントローラ60
は、アドレスバス54からのアドレスと制御バス55からの
アドレスストローブを受信し、例えば、もしローカルメ
モリ16が通常のように多重アドレス指定でDRAMを使用す
るならば、別々の行と列のアドレスと、RASとCASの制御
を発生する。データは、データバス53を介してローカル
メモリに書き込まれ、読み出される。さらに、オペレー
ティングシステムによって使用可能なので、NVRAMや高
速PROMのような不揮発性メモリ62と同様に、数個のロー
カルレジスタ61が、内部バスによってアクセスされる。
メモリのこの部分のいくつかが電源投入のためにのみ使
用され、いくつかがオペレーティングシステムによって
使用され、キャシュ44内でほとんど連続的であり、他
は、メモリマップのキャシュでない部分内に有り得る。
外部割り込みは、第２図のCPUモジュールの割り込み回
路65から制御バス43または55でピンの中の１本によって
プロセッサ40に印加される。このタイプの割り込みは、
回路65でボートされるので、割り込みがプロセッサ40に
よって実行される前に、全３個のCPUが割り込みを示さ
れるか否かが決定される。この目的のために、回路65
は、他の２個のCPU12と13から割り込み未決定（pendin
g）入力を受信し、この他の２個のCPUにライン67を介し
て割り込み未決定信号を送信する。これらのラインは、
３個のCPU11、12及び13をともに接続するバス18の一部
である。また、他のタイプの割り込み例えばCPUにより
発生された割り込みをボートするために、回路65は、こ
のCPUから両メモリモジュール14、15へバス35のライン6
8により割り込み要求信号を送信することができ、そし
て、ライン69と70を介してメモリモジュールから別々の
ボートされた割り込み信号を受信する。両メモリモジュ
ールは、行われるべき外部割り込みを与える。１個のI/
Oチャンネル28でのキーボードまたはディスクドライブ
のような外部ソースにて発生された割り込みは、例え
ば、各CPU11、12又は13が、後述されるように、命令ス
トリーム内の同じ点にあるまで、回路65からチップ40の
割り込みピンに印加されない。
プロセッサ40は別々のクロック発生器17によってクロッ
クが供給されるので、周期的にプロセッサ40を同期状態
に戻すためのいくつかのメカニズムが必要である。クロ
ック発生器17が名目上同じ周波数でありこれらのデバイ
スの許容誤差が約25ppm（parts per million）であった
としても、これらのプロセッサは、周期的に同期に戻さ
れないならば、位相が多くのサイクルでずれてしまう可
能性がある。もちろん、外部割り込みが発生する毎に、
全CPUは、（割り込み同期メカニズムによって）その命
令ストリームの同じ点で割り込まれるという意味で、同
期化される。しかし、これは、サイクル計数値を同期化
させることを援助しない。メモリモジュール14と15内の
メモリ参照をボートするメカニズムは、後述されるよう
に全CPUをリアルタイムで同期状態にする。しかし、あ
る条件は、長い周期においてメモリ参照が起こらないと
いう結果を生じ、そこで、別のメカニズムが、プロセッ
サ40を同期に戻すためのストールサイクルを導入するた
めに使用される。サイクルカウンタ71は、ランサイクル
（ストールサイクルでなく）であるマシンサイクルを計
数するために、クロック17とプロセッサ40の制御ピンに
制御バス43を介して接続される。このカウンタ71は、全
CPUの間の最大の許容可能なドリフトが発生する周期
（結晶発振子の特定の許容誤差を考慮して）を表すよう
に選択された最大計数値を有するカウントレジスタを含
む。このカウントレジスタがオーバーフローすると、よ
り遅いプロセッサが追い付くまで、より速いプロセッサ
をストールする動作が開始される。このカウンタ71は、
メモリモジュール14と15へのメモリ参照によって同期が
なされるときはいつでもリセットされる。また、リフレ
ッシュカウンタ72は、後述されるように、ローカルメモ
リ16でリフレッシュサイクルを実行するために使用され
る。さらに、カウンタ73は、カウンタ71のように、ラン
サイクルであってストールサイクルでないマシンサイク
ルを計数する。しかし、このカウンタ73は、メモリ参照
によってリセットされない。カウンタ73は、以下に説明
されるように、割り込み同期のために使用され、この目
的のために、割り込み同期回路65に出力信号CC-4とCC-8
を発生する。
プロセッサ40は、RISC命令セットを備え、このセット
は、メモリからメモリへの命令をサポートしないが、そ
の代わり、メモリからレジスタへの命令またはレジスタ
からメモリへの命令（たとえばロードまたはストア）を
サポートする。ローカルメモリにしばしば使用されるデ
ータや現在実行中のコードを保持することは重要であ
る。従って、ブロック転送動作は、バスインターフェー
ス56に結合されたDMAステートマシン74によりなされ
る。プロセッサ40は、コマンドとして機能させるために
DMA回路74のレジスタに１ワードを書き込み、この回路7
4のレジスタにブロックのスタートアドレスと長さを書
き込む。一実施例では、DMA回路がブロック転送を引き
継ぎ実行する間に、マイクロプロセッサはストールをし
て、バス53−55及び21によって必要なアドレス、コマン
ド及びストローブを発生する。このブロック転送を開始
するためにプロセッサ40によって実行されるコマンド
は、DMA回路74のレジスタからのリードであってもよ
い。UNIXオペレーティングシステムにおけるメモリ管理
はデマンドページングを当てにしているので、これらの
ブロック転送は、最もしばしばグローバルメモリとロー
カルメモリとI/Oトラフィックの間に動かされるページ
である。１ページは4Kバイトである。もちろん、バス2
1、22及び23は、CPUとグローバルメモリの間の１ワード
のリード転送とライト転送をサポートする。参照される
ブロック転送は、ローカルメモリとグローバルのメモリ
の間でのみ可能である。
〈プロセッサ〉 第３図を参照して、実施例のR2000タイプまたはR3000タ
イプのプロセッサ40がさらに詳細に示される。このデバ
イスは、32個の32ビットの一般目的のレジスタ76、32ビ
ットのALU77,0ビットから64ビットへのシフト78、およ
び32×32の多重／分割回路79を備える32ビットのメイン
CPU75を備える。このCPUは、また、プロセッサバス構造
81に接続され、このプロセッサバス構造81は、ローカル
データバス41に接続され、データバス41を介してフェッ
チされる命令を実行するための関連する制御ロジックを
備えた命令デコーダ82に接続される。32ビットのローカ
ルアドレスバス42は、オンチップメモリ管理コプロセッ
サ内のトランスレーションルックアサイドバッファ（TL
B）83を含む仮想メモリ管理装置によって駆動される。T
LB83は、仮想アドレスバス84を介してマイクロプロセッ
サブロック75から受け取られた仮想アドレスと比較され
るべき64個のエントリを備える。バス42の下位の16ビッ
トの部分85は、この仮想アドレスバス84の下位部分によ
って駆動され、上位部分は、もし仮想アドレスが物理的
アドレスとして使用されるならば、バス84からであり、
あるいは、もし仮想アドレス指定が使用され、ヒットが
起こるならば、出力86を介してのTLB83からのタグエン
トリである。ローカルバスの制御ライン43は、パイプラ
イン及びバス制御回路87に接続され、内部バス構造81と
制御ロジック82から駆動される。
プロセッサ40のマイクロプロセッサブロック75は、RISC
タイプであり、多くの命令が１マシンサイクルで実行さ
れ、命令セットは、ALU動作に伴うメモリ参照を含む複
雑な命令を含むよりはむしろ、レジスタからレジスタへ
の命令やロード／ストア命令を使用する。複雑なアドレ
ス指定スキーム（例えば、レジスタA1とレジスタA2の内
容の和であるアドレスのオペランドを、レジスタＢの内
容によりアドレスされる主メモリの位置に見いだされる
アドレスのオペランドに加え、レジスタＣに見いだされ
るアドレスの位置に主メモリにその和の結果をストアせ
よ。）は、命令セットの一部として含まれない。その代
わり、この動作は、次の多数の単純なレジスタからレジ
スタへの命令やロード／ストア命令にてなされる。すな
わち、レジスタA2をレジスタA1に加算せよ、レジスタＢ
内のアドレスのメモリ位置からレジスタB1をロードせ
よ、レジスタA1とレジスタB1を加算せよ、レジスタＣに
よりアドレスされたメモリ位置にレジスタB1をストアせ
よ。
コンパイラ技法は、32個のレジスタ76の使用を最大にす
るために使用され、すなわち、大部分の動作が既にレジ
スタセットにあるオペランドを見いだすことを保証す
る。ロード命令は、実際に、１マシンサイクルより長く
かかる。このため１命令の潜在（latency）が導入され
る。ロード命令によってフェッチされるデータは、第２
サイクルまで使用されず、もし可能ならば、その間に入
るサイクルが、ある他の命令のために使用される。
メインCPU75は、マシンサイクル当たりの命令実行を平
均化する目的を容易にするために高度にパイプライン化
されている。第４図を参照して、１つの命令が５マシン
サイクルを含む周期にわたって実行される。ここで、１
マシンサイクルは、16.67MHzのクロック17に対して１ク
ロック周期すなわち60nsecである。この５サイクルすな
わちパイプステージは、IF（Ｉキャシュ44からの命令フ
ェッチ）、RD（レジスタセット76からのリードオペラン
ド）、ALU（ALU77での要求される命令を実行）、MEM
（もし要求されたならＤキャシュ45をアクセスせよ）、
及びWB（ALUの結果をレジスタファイル76に書け）とし
て呼ばれる。第５図からわかるように、これらの５個の
パイプステージは、重なっているので、与えられたマシ
ンサイクル、例えばサイクル５において、命令Ｉ＃５
は、その第１パイプステージすなわちIFパイプステージ
にあり、命令Ｉ＃１は、その最後のステージすなわちWB
ステージにあり、その他の命令は、その間に入るパイプ
ステージにある。
＜メモリモジュール＞ 第６図を参照して、１個のメモリモジュール14または15
が詳細に示される。両メモリモジュールは、好ましい実
施例において、同じ構成であるので、メモリ＃１モジュ
ールのみが示される。メモリモジュールは、それぞれ、
CPU11、12、13から来る３個のバス21、22、23に接続さ
れる３個の入力／出力ポート91、92、93を含む。これら
のポートへの入力は、レジスタ94、95、96にラッチさ
れ、各ラッチは、データ、アドレス、コマンド、及びラ
イト動作のためのストローブ、または、アドレス、コマ
ンド、及びリード動作のためのストローブをストアする
ための別々のセクションを備える。これらの３個のレジ
スタの内容は、全３個のレジスタのみがすべてのセクシ
ョンに接続される入力を備えたボート回路100によって
ボートされる。もし全３個のCPU11、12、13が同じメモ
リ要求（同じアドレス、同じコマンド）を行うならば
（全CPUは典型的には同じ命令ストリームを実行するの
でそのような場合がありうる）、メモリ要求は完了する
ことを許容される。しかし、第１メモリ要求が、３個の
ラッチ94、95、96のいずれかにラッチされると直ちにメ
モリアクセスを開始するために通過される。この目的の
ために、アクセス、データ及びコマンドは、データバス
101、アドレスバス102およびコマンドバス103を含む内
部バスに印加される。この内部バスから、メモリ要求
は、アドレスに依存して、そしてシステム構成に依存し
て様々なリソースにアクセスする。
一実施例において、大きなDRAM104が、メモリコントロ
ーラ105を用いて、内部バスによってアクセスされる。
このメモリコントローラ105は、アクセスバス102からア
ドレスと制御バス103からメモリ要求とストローブとを
受信し、データ入力とデータ出力がデータバス101に出
力されるようにDRAMのための多重の行と列のアドレスを
発生する。このDRAM104はまた、グローバルメモリと呼
ばれ、一実施例においては多分32Mバイトのサイズであ
る。さらに、内部バス101−103は、制御・ステイタスレ
ジスタ106、多数の不揮発性RAM107及びライトプロテク
ト108をアクセスできる。CPUによるメモリ参照は、ま
た、メモリモジュール14または15内のメモリをバイパス
でき、内部バス101−103に接続される入力を備えたバス
インターフェースによってI/Oバス24、25にアクセスで
きる。もしメモリモジュールがプライマリメモリモジュ
ールであるならば、各メモリモジュール内のバスアービ
トレータ110は、バスインターフェース109を制御する。
もしメモリモジュールがバックアップモジュールである
ならば、バス34はバスインターフェース109を制御す
る。
DRAM104へのメモリアクセスは、第１の要求が１個のラ
ッチ94、95、又は96にラッチされると直ちに開始される
が、故障に備えて、多数の要求が同じであることをボー
ト回路100が決定されなければ、完了を許容されない。
３個の要求の中の第１の要求の到達は、DRAM104へのア
クセスを開始させる。リードに対して、DRAM104がアド
レス指定され、センスアンプがストローブされ、データ
出力がDRAM入力で生じる。そして、もし第３の要求が受
信された後でボートが良いならば、要求されたデータは
CPUに直ちに転送するために用意される。このように、
ボーティングの動作はDRAMアクセス動作と重なる。
第７図を参照して、バス21、22、23は、図示されたフォ
ーマットにてメモリモジュール14、15のポート91、92、
93にメモリ要求を与える。これらのバスの各々は、32本
の双方向多重アドレス／データライン、13本の１方向コ
マンドライン及び２本のストローブからなる。コマンド
ラインは、リード、ライト、ブロック転送、単独転送、
I/OリードまたはI/Oライトなどのバスアクティビティの
タイプを特定するフィールドを含む。また、１フィール
ドは、４バイトに対するバイトイネーブルとして機能す
る。上記のストローブは、AS（アドレスストローブ）と
DS（データストローブ）である。CPU11、12、13は、そ
れぞれ、自分自身のバス21、21又は23を制御する。この
実施例において、これらは、マルチマスタバスではな
く、争いすなわちアービトレーションはない。ライトに
対して、CPUは、アドレスストローブAS（アクティブで
ローレベル）で１サイクル内でバスにアドレスとコマン
ドを送り、続くサイクル（おそらく次のサイクル、しか
し必ずしもそうでなくてもよい）でデータストローブと
同時にバスのアドレス／データラインにデータを送信す
る。各CPUからのアドレスストローブASは、ストローブ
が現れたとき、ポート91、92又は93にアドレスとコマン
ドを生じさせて、レジスタ94、95、96のアドレス・コマ
ンドセクションにラッチさせ、次に、データストローブ
DSがデータをラッチさせる。バス21、22、23の多数（こ
の実施例では３の中の２）が同じメモリ要求をラッチ9
4、95、96に送信するとき、ボート回路100は、バス103
に最後のコマンドを通過させ、メモリアクセスが実行さ
れる。もしコマンドがライトならば、ライトが実行され
ると直ちに、肯定応答ACK信号がライン112（特にメモリ
＃１のライン112−１とメモリ＃２のライン12−２）に
よって各CPUに送り返され、同時にステイタスビッド
が、第７図の時間T3に各CPUに肯定応答／ステイタスバ
ス33（特にメモリ＃１のライン33−１とメモリ＃２のラ
イン33−２）を介して送信される。最後のストローブDS
（もしリードならばAS）とT3でのACKの間の遅延T4は、
メモリ要求のときにCPUが何サイクル同期位置からずれ
ているかに依存して、また、ボーティング回路における
遅延とCPUクロック17に比べてメモリモジュール14又は1
5の内部の独立なクロック17の位相に依存して、変わり
得る。もしCPUにより出力されるメモリ要求がリードで
あると、次に、ライン112−１と112−２のACK信号とラ
イン33−１と33−２のステイタスビットが、時間T3の間
に、データがアドレス／データバスに出されるのと同時
に送信される。これは、CPUにストールをリリースし、
こうして同一の命令に対してCPUチップ40を同期させ
る。すなわち、最速のCPUは、より遅いCPUが追い付くの
を待っているので、より多くのストールサイクル（stal
l cycle）を実行し、こうして、クロック17がたぶん位
相がずれているが、全３個が同時にリリースされる。全
３個のCPUがストールから出て来たとき、これらのCPUに
よって最初に実行される命令は同じである。
メモリモジュール14又は15からCPU11、12、13に送信さ
れるすべてのデータは、そのデータがDRAM104から又は
メモリ位置106−108からのリードデータであるか、バス
24、25からのI/Oデータであるかに拘わらず、レジスタ1
14を通過する。このレジスタ114は、内部データバス101
からロードされ、このレジスタからの出力は、時間T3に
ポート91、92、93でバス21、22、23のためのアドレス／
データラインに印加される。パリティは、データがこの
レジスタにロードされたときに検査される。DRAM104に
書き込まれたすべてのデータと、I/Oバスのすべてのデ
ータは、それに関連したパリティビットを持つ。しか
し、パリティビットは、バス21、22、23でCPUモジュー
ルに転送されない。リードレジスタ114で検出されたパ
リティエラーは、スティタスバス33−１、33−２を介し
てCPUによって報告される。プライマリとして指定され
たメモリモジュール14又は15のみが、そのレジスタ114
内のデータをバス21、22、23に出力する。バックアップ
又はセカンダリとして指定されたメモリモジュールは、
レジスタ114をロードする点まで連続して行われるリー
ド動作とパリティチェックを完了し、バックアップ33−
１と33−２にステイタスを報告する。しかし、データ
は、バス21、22、23に出力されない。
各メモリモジュール14又は15内のコントローラ117は、
このモジュールのためのクロック発振器17によりステー
トマシーンとして動作し、バス103とバス21−23から様
々なコマンドラインからのデータ（例えばレジスタとバ
スをロードするための制御ビットの発生、外部制御信号
の発生など）を受信する。現在プライマリとして指定さ
れているモジュール14又は15内のこのコントローラ117
は、共通のバス101−103へのアクセスのためにI/O側
（インターフェース）とCPU側（ポート91−93）の間で
アービトレータ110を介してアービトレートする。プラ
イマリメモリモジュール14又は15のコントローラ117に
よるこの決定は、ライン34によって他のメモリモジュー
ルのコントローラ117に伝送されて、他のメモリモジュ
ールに同じアクセスを実行させる。
各メモリモジュール内のコントローラ117はまたこのモ
ジュールのためのクロック発振器17からパルスを受信す
るリフレッシュカウンタ118に基づいて、DRAM104にリフ
レッシュサイクルを導入する。DRAMは８ミリ秒毎に512
リフレッシュサイクルを受信しなければならず、従って
平均して約15ミリ秒毎にリフレッシュサイクルが導入さ
れる。こうして、カウンタ118は、15ミリ秒毎にコント
ローラ117にオーバーフロー信号を発生する。そして、
もしアイドル条件（CPUアクセスまたはI/Oアクセスが実
行されない）が存在するならば、リフレッシュサイクル
がバス103に出力されたコマンドによって実施される。
もし動作が進行中ならば、現在の動作が完了したとき
に、リフレッシュが実行される。メモリのページングに
使用されるブロック転送のような長い動作のために、数
個のリフレッシュサイクルがバックアップでき、転送が
完了した後でバーストモードで実行される。この目的の
ために、最後のリフレッシュサイクルがカウンタ118に
関連したレジスタに格納されるので、カウンタ118のオ
ーバーフローの数が用いられる。
CPUによって発生された割り込み要求は、割り込みバス3
5のライン68によって個々に各CPU11、12、13から受信さ
れる。これらの割り込み要求は、各メモリモジュール1
4、15に送信される。バス35のこれらの要求ライン68
は、割り込みボート回路119に接続されて、この回路119
はこれらの要求を比較し、バス35の出力ライン69にボー
トされた割り込み信号を出力する。CPUはそれぞれ、バ
ス35を介して２本のライン（各モジュール14、15から１
本）にボートされた割り込み信号を受信する。各メモリ
モジュール14、15からのボートされた割り込み信号に対
して論理和の演算が行われ、その演算結果が割り込み同
期回路65に出力される。ソフトウエアの制御の下に、CP
UはどのCPUが割り込みをするかを決定する。I/Oプロセ
ッサ又はI/Oコントローラで発生される外部割り込みは
また、バス35のライン69、70を介してメモリモジュール
14、15を介してCPUに信号として送信される。同様に、C
PUはただプライマリメモリモジュール14又は15からの割
り込みに応答する。
＜I/Oプロセッサ＞ 第８図において、１個のI/Oプロセッサ26又は27が詳細
に示される。I/Oプロセッサは２個の同じポート（I/Oバ
ス24への１個のポート121とI/Oバス25への他のポート12
2）を備える。各I/Oバス24,25は、32ビット双方向多重
アドレス／データバス123（32ビットの外に４ビットの
パリティを含む）、リード、ライト、ブロックリード、
ブロックライトなどの実行される動作のタイプを定義す
る双方向コマンドバス124、内部からI/Oプロセッサへの
又はバス28のどのロケーションにアドレス指定するかを
示すアドレスライン、バイトマスク、及び最後に、アド
レスストローブ、データストローブ、アドレス肯定応答
及びデータ肯定応答を含む制御ラインから構成される。
バス31のラジアルラインは、各I/Oプロセッサから各メ
モリモジュールへの個々のラインを含む。すなわち、I/
Oプロセッサからメモリモジュールへのバス要求、メモ
リモジュールからI/Oプロセッサへのバスグラント、I/O
プロセッサからメモリモジュールへの割り込み要求ライ
ン、及びメモリモジュールからI/Oプロセッサへのリセ
ットラインである。どのメモリモジュールがプライマリ
であるかを示すラインは、システムステイタスバス32を
介して各I/Oプロセッサに接続される。第８図のI/Oプロ
セッサのコントローラすなわちステートマシーン126
は、コマンドライン、制御ライン、ステイタスライン、
ラジアルラインからのデータ、内部データ、及びバス28
からのコマンドラインからのデータを受信し、さらに、
バス24,25の内容を受信し情報をバスに伝送するために
保持するラッチ127,128の動作を含むI/Oプロセッサの内
部動作を定義する。
メモリモジュールからI/Oプロセッサへのバス24、25で
の転送は、別々に肯定応答されたアドレスとデータを用
いて第９図に示されるプロトコルを使用する。プライマ
リと指定されたメモリモジュール内のアービトレータ回
路110は、I/Oバス24、25の所有権（ownership）のため
のアービトレーションを行う。CPUからI/Oへの転送が必
要なとき、CPU要求がメモリモジュールのアービトレー
ション論理回路110に出力される。アービトレーション
論理回路110がこの要求を承認したとき、メモリモジュ
ールは、アドレスとコマンドを（両バス24,25の）バス1
23、124に、アドレスストローブが（２つのバス24と25
の）第９図の時間T1に主張されたときと同時に、バス12
5に印加する。コントローラ126がアドレスをラッチ127
又は128にラッチさせたとき、アドレス肯定応答がバス1
25に主張され、次に、メモリモジュールは時間T2にデー
タを（両バス24、25を介して）バス123に出力し、ライ
ン125にデータストローブを出力する。時間T2の後で、
コントローラは、２個のラッチ127、128にデータをラッ
チさせ、データ肯定応答信号がライン125に出力され、
そうして、データ肯定応答の受信の際に、両メモリモジ
ュールは、アドレスストローブ信号の主張をやめること
によりバス24、25をリリースする。
I/Oプロセッサからメモリモジュールへの転送におい
て、I/OプロセッサがI/Oバスを使う必要があるとき、I/
Oプロセッサは、両バス24、25に、ラジアルバス31にラ
インによってバス要求を主張し、次に、プライマリメモ
リモジュール14又は15にアービトレータ回路110からバ
ス使用承認信号を待つ。バス使用承認ラインもラジアル
ラインの１本である。バス使用承認が主張されたとき、
コントローラ126は、前の転送が完了されたことを（誤
って）意味する、バス125上でアドレスストローブとア
ドレス肯定応答信号の主張が解除されるまで待機する。
そのとき、コントローラ126は、ラッチ127、128からラ
イン123へアドレスを出力させ、コマンドをライン124に
出力させ、アドレスストローブを両バス24、25のバス12
5に出力させる。アドレス肯定応答が両バス24、25から
受信されたとき、データがアドレス／データバスにデー
タストローブとともに出力され、転送は、メモリモジュ
ールからI/Oプロセッサへのデータ肯定応答信号で完了
される。
ラッチ127と128は、アドレスバス129a,データバス129b,
及び制御バス129cを含む内部バス129に接続される。内
部バス129は、バス32によって供給されるステイタスを
保持するなどのために、コントローラステートマシーン
126によって実行されるコマンドをセットアップするた
めに用いられる内部ステイタス・制御レジスタ130をア
ドレス指定することができる。これらのレジスタ130
は、CPUのアドレス空間においてCPUからリードまたはラ
イトのためにアドレス指定可能である。バスインターフ
ェース131は、コントローラ131の制御の下に、VMEバス2
8と通信する。バス28は、アドレスバス28a,データバス2
8b,制御バス28c及びラジアル28dを備え、これらの全ラ
インは、バスインターフェースモジュール29を介してI/
Oコントローラ30に接続される。バスインターフェース
モジュール29は、一方又は他方の又は両方のI/Oプロセ
ッサからの、１セットだけのバスライン28をコントロー
ラ30に駆動させるためのマルチプレクサ132を備える。
コントローラ30の内部で、コマンド、制御、ステイタ
ス、データのレジスタ133があり、（このタイプの周辺
コントローラにおいて標準的プラクティスとして）CPU1
1、12、13から、開始するべきリードとライトのために
アドレス指定可能であり、I/O装置における動作を制御
する。
VMEバス28上での各I/Oコントローラ30は、BIM29のマル
チプレクサ132を介して両I/Oプロセッサ26、27との接続
機能を備え、いずれか１個によって制御されるが、CPU
によって実行されるプログラムによって一方または他方
に限られる。特定のアドレス（又１組のアドレス）は、
各コントローラ30を示す制御・データ転送レジスタ133
のために確定され、これらのアドレスは、オペレーティ
ングシステムによりI/Oページテーブル（通常は、ロー
カルメモリの核データ区分）に維持される。これらのア
ドレスは、両方ではなく、どちらかのI/Oプロセッサ＃
１または＃２を介してのみアドレス指定が可能であるよ
うに、各コントローラ30を関連づける。すなわち、I/O
プロセッサ27と比較すると、ある異なったアドレスは、
I/Oプロセッサ26を介して特定のレジスタ133に到達させ
るために使用される。バスインターフェース131（及び
コントローラ126）は、マルチプレクサ132を切り換えて
一方または他方からバス28上のデータを受信する。これ
は、CPUからI/Oプロセッサのレジスタ130へのライトに
よってなされる。こうして、デバイスドライバがこのコ
ントローラ30をアクセスするためにコールされたとき、
オペレーティングシステムはページテーブルにおけるこ
のアドレスをそのために使用する。プロセッサ40は、ラ
イトバッフア50を介してよりもむしろ、バイパスバッフ
ァパス52を用いてこれらのコントローラの制御・データ
転送レジスタ133へのI/Oライトによってコントローラ30
をアクセスする。従って、これらは、これは、回路100
によってボートされ、メモリモジュールを通してバス24
又は25へ、従って選択されたバス28への同期化されたラ
イト動作である。プロセッサ40は、このライト動作が完
了するまでストールする。第８図のI/Oプロセッサボー
ドは、ある誤り（例えば不適当なコマンド、VMEバス28
で応答が受信しないまま期限がすぎたこと、実行された
ときのパリティチェック）を検出するように形成され、
１個の誤りが検出されると、I/Oプロセッサは、バスト
ラフィックへの応答を止め、すなわち、第９図に関連し
て上述されたアドレス肯定応答とデータ肯定応答を送信
することを中止する。これは、バスインターフェース56
によってバスフォールトとして検出され、後述されるよ
うに割り込みを生じ、可能ならば自己訂正作用がなされ
る。
＜エラーリカバリ＞ 上記バス21、22、23を介しての転送のためのメモリモジ
ュール14と15による応答を評価するために、CPU11、1
2、13によって用いられるシーケンスは、次に説明され
る。このシーケンスは、バスインターフェースユニット
56におけるステートマシンによって定義されかつCPUに
よって実行されるコードにおいて定義される。
第１の場合、リード転送において、データの誤りがプラ
イマリのメモリからのライン33にステイタスビットに示
されないと仮定する。ここで、メモリ参照によって始め
られるストールは、各マイクロプロセッサ40で命令実行
を続けることを可能にするために、制御バス55と43を介
してレディ信号を主張することにより終了する。しか
し、肯定応答がライン112において他の（プライマリで
ない）メモリモジュールから受信されるまで（または時
間切れになるまで）、開始されない。もしいずれかのス
テイタスフィールド（ライン33−１または33−２）にお
いてエラーが検出されたなら、又はもしプライマリでな
いメモリが時間切れになったならば、割り込みはポスト
（post）される。
第２の場合、リード転送において、データエラーがプラ
イマリメモリからステイタスライン33に指示されたこ
と、あるいは、プライマリメモリから応答が受信されな
かったことが仮定される。CPUは、他方のメモリから肯
定応答を待ち、もし他のメモリからのステイタスビット
にデータエラーが見いだされないならば、バスインター
フェース56の回路が所有権（プライマリのメモリステイ
タス）の変化を起こさせ、従って、データが新しいプラ
イマリから正しくリードされたか否かを確認するため
に、リトライが設定される。もし良好なステイタスが新
しいプライマリから受信されたなら、次にストールは前
のように終了して、割り込みはシステムを更新するため
に（１個のメモリを悪いと気付き、異なったメモリをプ
ライマリとし）ポストされる。しかしながら、もしデー
タエラー又は時間切れが新しいプライマリからリードを
するという試みから生じたなら、次に割り込みが制御バ
ス55と43を介してプロセッサ40に主張される。
ライトバッファ50がバイパスされたライト転送におい
て、第１の場合では、どちらのメモリからもステイタス
ビットにエラーが示されない。ストールは終了され命令
の続行が許可される。再び、もしエラーがどちらかのス
テイタスフィールドに検出されたならば割り込みがポス
トされる。
ライトバッファ50がバイパスされたライン転送におい
て、第２の場合では、データエラーがプライマリメモリ
からステイタスに指示されるか、または、応答が、プラ
イマリメモリから受け取られない。各CPUのインターフ
ェースコントローラは、他のメモリモジュールからの肯
定応答を待つ。そして、もしデータエラーが他のメモリ
からのステイタスに見いだされないならば、所有権の変
化が強制され、割り込みがポストされる。しかし、もし
データエラー又は時間切れが他方の（新しいプライマリ
の）メモリモジュールのために起こるならば、次に割り
込みがプロセッサ40に対して主張される。
ライトバッファ50がイネーブルされたライト転送におい
て、CPUチップはライト動作によってストールされず、
第１の場合は、どちらのメモリモジュールからもステイ
タスにエラーが指示されない。転送は終えられて、他の
バス転送が開始される。
ライトバッファ50をイネーブルとしたライト転送におい
て、第２の場合、データエラーは主メモリからのステイ
タスに示されるか、又は、応答が主メモリから受信され
ない。メカニズムは、他のメモリからの肯定応答を待
つ。そして、もし他のメモリからのステイタスにデータ
エラーが見い出されないならば、次に所有権の変化が強
行され、割り込みはポストされる。しかし、もしデータ
エラー又は時間切れが他のメモリにおいて生じるなら
ば、次に割り込みがポストされる。
メモリモジュール14又は15は、いま説明したメカニズム
によって一旦決定されると、フォールト条件がオペレー
タに対し信号として示されるが、システムは動作を続け
ることができる。オペレータは、おそらく故障のモジュ
ールを含むメモリボードを交換することを希望するだろ
う。これは、システムが起動され動作している間に行う
ことができる。次に、システムは、停止せずに新しいメ
モリボードを再統合できる。このメカニズムは、ソフト
のエラーによってライトを実行できないがテストで良好
なとされ物理的に交換する必要がないメモリモジュール
を再生するためにも役立つ。タスクは、データが他方の
メモリモジュールと同じである状態にそのメモリモジュ
ールを戻すことである。この再生モードは、２ステップ
のプロセスである。まず、メモリがイニシャライズされ
ておらず、パリティエラーを含むかも知れないことを仮
定する。そこで良好なパリティの良好なデータが、すべ
てのロケーションに書き込まなければならない。これ
は、この点ですべてゼロである。しかし、すべてのライ
ト動作が２個のメモリで実行されるので、この第１ステ
ップが達成される方法は、良好なメモリモジュールのロ
ケーションをリードし、次にこのデータを両メモリモジ
ュール14と15の同じロケーションにライトすることであ
る。これは、通常の動作が進行中に、実行中のタスクに
挿入されて行われる。I/Oバス24又は25から生じるライ
トは、第１ステップでのこの再生ルーチンにおいて無視
される。こうしてすべてのロケーションにライトされた
後は、次のステップは、I/Oアクセスもまたライトされ
ることを除いて第１ステップと同じである。すなわち、
I/Oバス24又は25からのI/Oライトは、実行するタスクに
おいて通常のトラフィックにおいて発生するときに、良
好なメモリのすべてのロケーションをリードしこの同じ
データを両メモリモジュールの同じロケーションにライ
トすることを挿入して実行される。この第２ステップで
モジュールがゼロから最大アドレスまでアドレス指定さ
れたときに、両メモリは同一になる。この第２の再生ス
テップの間に、CPUとI/Oプロセッサの両方が、エラーな
しに全ての動作を行うようにメモリモジュールが再生さ
れることを期待する。I/Oプロセッサ26、27は、データ
リード転送の間に再生されるメモリモジュールによって
示されるデータを使用しない。再生プロセスが完了した
後で、再生されたメモリは、（必要ならば）プライマリ
と指定できる。
同様な再プロセスがCPUモジュールに対しても備えられ
る。１個のCPUが（メモリボート回路100による場合等の
ように）故障と検出されるとき、他の２個のCPUは動作
を続けるが、悪いCPUボードは、システムを停止せずに
交換できる。新しいCPUボードがオンボードROM63から起
動自己テストルーチンを実行するとき、他のCPUにこの
ことを示す信号を出力して、再生ルーチンが実行され
る。まず、２個の良好なCPUがその状態をグローバルメ
モリにコピーし、次に全３個のCPUが「ソフトリセッ
ト」を実行する。ここで、CPUはROM内のイニシャライズ
ルーチンから実行をリセットし開始する。そうして、全
CPUは、命令ストリームの正確に同じ点に来て、同期化
され、次に、保存されていた状態が全３個のCPUにコピ
ーして戻され、前に実行されていたタスクが続行され
る。
上述したように、各メモリモジュール内のボート回路10
0は、全３個のCPUが同一のメモリ参照をしているか否か
を決定する。もしそうならば、メモリ動作は、完了まで
進むことを許可される。もしそうでなければ、CPU故障
モードに入る。ボート回路100によって検出されるよう
に、異なったメモリ参照を送信するCPUは、バス33−１
及び／又は33−２で戻されるステイタスで同定される。
割り込みはポストされ、ソフトウエアは引き続いて故障
CPUをオフラインとする。このオフラインステイタス
は、ステイタスバス32に反映される。故障が検出されて
いるメモリ参照は、３つから２つを選択するポートに基
づき完了することを許可される。つぎに、悪いCPUボー
ドが交換されるまで、ボート回路100は、メモリ参照の
進行を許可する前に、２個の良好なCPUからの２個の同
一のメモリ要求を必要とする。システムは、通常は、１
個の（２個でなく）CPUオフラインで動作を続けるよう
に構成されている。しかし、１個の良好なCPUだけで動
作することが希望されるならば、別の方法が利用でき
る。CPUは、もし異なったデータがメモリ要求で検出さ
れるならばボート回路100によって、又は時間切れによ
って、故障とボートされる。もし２個のCPUが同一のメ
モリ要求を送信するが、第３のCPUがあらかじめ選択さ
れた時間切れ期間にどんな信号も送信しないならば、CP
Uは故障と仮定され、前のようにオフラインとされる。
システムのI/O装置は故障の場合にソフトウエア再統合
のためのメカニズムを備える。すなわち、CPUとメモリ
モジュールコアは、いま説明したように、故障に対して
保護されたハードウエアである。しかし、システムのI/
O部分は故障に対して保護されたソフトウエアである。
１個のI/Oプロセッサ26または27が誤ると、上述したよ
うにソフトウエアによってI/Oプロセッサに限定された
コントローラ30は、ソフトウエアによって他方のI/Oプ
ロセッサへスイッチされる。オペレーティングシステム
は、同じコントローラに対する新しいアドレスを用いて
I/Oページテーブルのアドレスを書き直し、その後は、
コントローラは他方のI/Oコントローラ26又は27に限定
される。エラーすなわち故障は、バスインターフェース
56でバスサイクルを終えるバスエラーによって検出で
き、例外の原因を決定する例外処理ルーチンを通して核
内に急送される例外を発生し、次に、I/Oテーブルのア
ドレスを書き換えることにより）全コントローラ30を、
誤ったI/Oプロセッサ26又は27から他方へ動かす。
バスインターフェース56はいま説明したようにバスエラ
ーを検出すると、故障は、再統合スキームが使用される
前に分離されねばならない。１個のI/Oプロセッサ26ま
たは27へ、あるいは１個のバス28の１個のI/Oコントロ
ーラ30へ（すなわち１個のI/O素子における１個の制御
レジスタ又はステイタスレジスタ、又はデータレジスタ
へ）のいずれかにCPUがライト動作を行うとき、これ
は、メモリモジュールにおけるバイパス動作であり、両
メモリモジュールは動作を実行して、２個のI/Oバス24
と25にそれを通過させる。２個のI/Oプロセッサ26と27
は、ともにバス24と25をモニタし、パリティをチェック
し、コントローラ126を介して適正なシンタックスでコ
マンドをチェックする。例えば、もしCPUがI/Oプロセッ
サ26または27内のレジスタにライトを実行するならば、
もしどちらかのメモリモジュールが正当なアドレス、正
当なコマンド及び正当なデータを示すならば（パリティ
エラーがないことと適正なプロトコルによって証明され
るように）、アドレス指定されたI/Oプロセッサは、ア
ドレス指定されたロケーションにデータをライトし、ラ
イト動作が成功して完了したという肯定応答指示でメモ
リモジュールに応答する。両メモリモジュール14と15
は、I/Oプロセッサ26又は27からの応答（第９図のアド
レスとデータの肯定応答信号）をモニタしていて、両メ
モリモジュールは、ライン33−１と33−２の動作ステイ
タスでCPUに応答する。（もしこれがリードであるなら
ば、プライマリのメモリモジュールのみがデータを戻す
が、しかし両方がステイタスを戻す。）CPUは、両方が
ライトを正しく実行したか、１個だけであったか、無し
であったかを決定できる。もし１個だけが良好なステイ
タスを戻し、それがプライマリならば、所有権を変える
必要は無い。しかしもしバックアップが良好に戻され、
プライマリが悪く戻されるならば、所有権の変更が強行
され、正しく実行したものをプライマリにする。どちら
の場合も、割り込みが故障を報告するために入れられ
る。この点で、CPUは、悪いのがメモリモジュールであ
るか、メモリモジュールの下流側の何かであるかを知ら
ない。それで、同様なライトがI/Oプロセッサに対して
試みられる。しかし、これが成功するならば、メモリモ
ジュールが悪いことを必ずしも証明する必要が無い。な
ぜなら、初めにアドレス指定されたI/Oプロセッサが例
えばバス24または25のラインに接続され、パリティエラ
ーを起こしたからである。それで、システムは、選択的
に、I/Oプロセッサのシャットオフと操作のリトライを
行い、両メモリモジュールが同じI/Oプロセッサにライ
ト動作を正しく実行できるかを見る。もしそうならば、
システムは、交換され再統合されるまで悪いI/Oプロセ
ッサをオフラインにして動作を実行できる。しかし、も
しリトライが１個のメモリから悪いステイタスをなお与
えるならば、メモリをオフラインにでき、あるいは、他
の要素において故障がメモリにあるか無いかを確実にす
るために故障分離ステップがさらに採られる。これは、
全コントローラ30を１個のI/Oプロセッサ26又は27に切
り換えてオフのI/Oプロセッサにリセットコマンドを送
り、生きている両メモリモジュールでオンラインのI/O
プロセッサとのリトライの通信を出力することを含む。
そして、もしリセットI/Oプロセッサがバス24又は25を
悪化させているならば、そのバスドライバは、リセット
によって切られ、そうして、もしオンラインI/Oプロセ
ッサへの通信のリトライが（両バス24と25を介して）良
好なステイタスを返すならば、リセットI/Oプロセッサ
が故障であることが分かる。とにかく、各バスエラーに
対して、あるタイプの故障分離シーケンスが実行され、
どのシステム部品がオフラインにしなければならないか
を決定する。
＜同期＞ 図示される実施例において使用されるプロセッサ40は、
第４図と第５図を参照して上に説明したように、重なっ
た命令実行を行うパイプラインアーキテクチャである。
この実施例において使用される同期技法は、サイクル計
数、すなわち、命令が実行される毎に第２図のカウンタ
71とカウンタ73をインクリメントすることによるので
（米国出願第118,503号に一般的に開示されているよう
に）、何がプロセッサ40における命令の実行であるかを
定義しなければならない。まっすぐな定義は、パイプラ
インが進むごとに命令が実行されることである。コント
ロールバス43の１本のコントロールラインは、パイプラ
インがストールされることを示す信号ラン＃である。ラ
ン＃が高レベルであるときは、パイプラインはストール
され、ラン＃が低レベル（論理０）であるときは、パイ
プラインは各マシンサイクル毎に進む。このラン＃信号
は、数値プロセッサ46においてプロセッサ40のパイプラ
インをモニタするために用いられ、そうして、このプロ
セッサ46は、関連するプロセッサ40とともにロックステ
ップでランすることができる。コントロールバス43での
このラン＃信号は、クロック17とともにランサイクルを
計数するためにカウンタ71と73によって用いられる。
好ましい実施例において、カウンタレジスタ71のサイズ
は、4096すなわち212に選ばれる。これが選択された理
由は、クロック17に使用される結晶発振子の許容範囲
が、平均して約4Kランサイクルにおけるドリフトがプロ
セッサチップ40によってランされるサイクル数において
１個のスキューすなわち差を生じるようなものだからで
ある。この差は、以下に説明されるように割り込み同期
の正しい動作を正当に許容するようなものである。１つ
の同期メカニズムは、カウンタ71がオーバーフローする
ときはいつでもCPUに同期を起こさせるように作用を強
いることである。１つのそのような作用は、カウンタ71
からのオーバーフロー信号OVFLに対応してキャシュミス
を強いることである。これは、次のＩキャシュのための
コントロールバス43の誤ったミス信号（例えばセットさ
れないタグバリッドビット（TagValid bit）を単に発生
することによって行うことができ、こうしてキャシュミ
ス例外ルーチンをエンターさせ、その結果生じたメモリ
参照は、任意のメモリ参照が行われるように同期を確立
させる。カウンタ71のオーバーフローに対して同期させ
る他の方法は、プロセッサ40にストールをさせることで
ある。これは第２図の論理回路71aを介してコントロー
ルバス43にCPビジー（コプロセッサビジー）信号を発生
するオーバーフロー信号OVFLを用いて行うことができ
る。このCPビジー信号はCPビジーが主張されなくなるま
で、常にプロセッサ40にストールをエンターすることに
なる。全３個のプロセッサは、同じコードを実行してい
てそのカウンタ71に同じサイクルを計数するので、この
ストールをエンターする。しかし、CPUがストールをエ
ンターする実際の時間は変化する。論理回路71aは、入
力Ｒ＃を介して他の２個のプロセッサのバス43からラン
＃を受信し、そうして全３個がストールしたときに、CP
ビジー信号がリリースされ、プロセッサは、再び同期し
てストールから出る。
こうして、２つの同期技法が説明された。第２の技法で
は、同期はメモリモジュールの回路100におけるメモリ
参照から生じ、第２の技法では、いま説明したように、
カウンタ71のオーバーフローによって生じる。さらに、
以下に説明されるように、割り込みが同期化される。し
かし、注意するべき重要なことは、プロセッサ40は、基
本的にはそれ自身のクロックで自由にランしていて、同
期イベントが発生する場合を除いて、実質的に相互に結
合されていなう。マイクロプロセッサが第４図と第５図
に示されたように使用される事実は、単独のクロックを
用いてのロックステップ同期をより困難にしていて、性
能を低下させている。また、ライトバッファ50の使用
は、プロセッサを結合しないように役立ち、ましてプロ
セッサの密接な結合に有効ではないであろう。同様に、
命令キャシュとデータキャシュ及びTLB83を用いた仮想
メモリ管理からなる高性能は、密接な結合が使用された
ならばさらに困難になり、性能は悪影響を受けるだろ
う。
割り込み同期技法は、リアルタイムといわゆる「仮想タ
イム」を区別しなければならない。リアルタイムは、外
部の実際の時間、壁の時計の時間であり、秒単位で測定
され、又は便宜上例えば60nsecの分割であるマシンサイ
クルで測定される。もちろん、クロック発生器17はそれ
ぞれリアルタイムでクロックパルスを発生する。仮想タ
イムは、各プロセッサチップ40の内部サイクル計数タイ
ムであり、各のサイクルカウンタ71と73で測定される。
すなわち、プロセッサチップによって実行される命令の
命令数であり、ある任意の開始点からの命令において測
定される。第10図を参照して、リアルタイム（t0からt
12として示される）と仮想タイム（命令数（カウントレ
ジスタ73のモジューロ16計数）I0からI15として示され
る）との間の関係が図示される。第10図の各行は、１個
のCPU−A,−Ｂ又は−Ｃのサイクル計数であり、各列
は、リアルタイムでの「点」である。CPUに対するクロ
ックは、位相がずれ易い。そこで、実際の時間の相関
は、第10a図に示されるようなものであり、ここで、命
令数（列）は完全には並んでおらず、すなわち、サイク
ル計数は、並べられたリアルタイムマシンサイクルの境
界で変化しない。しかし、第10図の図示は、説明の目的
には十分である。第10図において、リアルタイムt3でCP
U−Ａは第３の命令にあり、CPU−Ｂは計数９にあり９番
目の命令を実行していて、CPU−Ｃは４番目の命令にあ
る。リアルタイムも仮想タイムも進むことが可能なだけ
であることに注意する。
CPUのプロセッサチップ40は、リソースが利用出来ない
ある条件の下でストールする。例えば、ロードまたは命
令フェッチの間のＤキャシュ45またはＩキャシュ44のミ
ス、ライトバッファ50がストア動作の間に一杯であると
いう信号、コプロセッサ46がビジーである（コプロセッ
サが、データ依存性又は制限された処理リソースにより
取り扱えない命令を受信した）というコントロールバス
43を介しての「CPビジー」信号、またはマルチプライア
／デバイダ79がビジーである（内部のマルチプライア／
デバイダ回路が、プロセッサが結果レジスタをアクセス
しようとしたときに動作を完了していなかった）ことで
ある。もちろん、キャシュ44と45は、プロセッサ40によ
る介在なしに状態を変化しない「パッシブリソース」で
ある。しかし、残りのものは、プロセッサがなんら作用
しなくても状態を変化出来るアクティブリソースであ
る。例えば、ライトバッファ50は、（プロセッサが他の
ストア動作を行わない限り）プロセッサによる作用なし
にフルからエンプティに変化する。そこでストールに、
パッシブリソースのストールとアクティブリソースのス
トールの２つのタイプがある。アクティブリソースのス
トールは、インターロックストールと呼ばれる。
CPU−A,−B,−Ｃで実行されるコードストリームが同一
であるので、３個のCPUのキャシュ44と45のようなパッ
シブリソースの状態は、仮想タイムの総ての点で必然的
に同じである。もしストールがパッシブリソース（例え
ばデータキャシュ45）での衝突の結果であれば、全３個
のプロセッサはストールを行い、ただ１つの変数は、ス
トールの長さである。第11図を参照して、キャシュミス
がI4で発生し、このミスの結果のグローバルメモリ14又
は15へのアクセスが８クロック（実際には８クロック以
上であってもよい）の時間がかかったと仮定する。この
場合、CPU−Ｃは、t1でグローバルメモリ14又は15への
アクセスを開始し、グローバルメモリ１のコントローラ
117は、第１のプロセッサCPU−Ｃがメモリアクセスの開
始を信号するときにメモリアクセスを開始する。コント
ローラ117は、CPU−ＢとCPU−Ｃがそれぞれメモリアク
セスに必要な８クロックより少なくストールするけれど
も、アクセス８クロック遅れてt8で完了する。その結
果、全CPUは、リアルタイムでも仮想タイムでも同期さ
れる。この例は、また、DRAM104へのアクセスの重複と
回路100でのボーティングとの利点を示す。
インターロックストールは、パッシブリソースストール
から異なった状況を示す。１個のCPUは、他のCPUが全く
ストールをしないときにインターロックストールをする
ことが出来る。第12図を参照して、ライトバッファ50に
よって起こされるインターロックストールが図示され
る。CPU−ＡとCPU−Ｂのサイクル計数が示され、CPU−
ＡとCPU−Ｂのライトバッファ50からのフル（full）フ
ラグＡwbとＢwbが、サイクル計数の下に示される（ハイ
レベルすなわち論理１はフルを意味し、ローレベルすな
わち論理０はエンプティを意味する）。CPUはストア動
作が実行される毎に、フルフラグの状態をチェックす
る。もしフルフラグがセットされるならば、CPUは、フ
ルフラグがクリアされストア動作を完了するまでストー
ルする。ライトバッファ50は、もしストア動作がバッフ
ァを満たすならば、フルフラグをセットし、ストア動作
がバッファから１ワードを流出して次のCPUストア動作
のための位置をフリーにするときはいつでもフルフラグ
をクリアする。時間t0で、CPU−Ｂは、３クロックCPU−
Ａの先にあり、ライトバッファは共にフルである。ライ
トバッファがグローバルメモリにライト動作を行ってい
ると仮定すると、このライトがt5の間に完了するとき、
ライトバッファフルフラグはクリアされる。このクリア
は、リアルタイムでT6に同期して起こるが（第11図に図
示される理由により）、仮想タイムでは同期していな
い。いま、サイクル計数I6での命令は、ストア動作であ
ると仮定すると、CPU−Ａは、ライトバッファフルフラ
グがクリアされた後でt6でこのストアを実行するが、し
かし、CPU−Ｂはt3でこのストア命令を実行し、そうし
て、ライトバッファフルフラグがなおセットされている
ことを見いだして３クロックの間ストールをしなければ
ならない。こうして、CPU−Ｂはストールをするが、CPU
−Ａはストールをしない。
１個のCPUはストールをするかも知れず他のCPUはストー
ルをしないかも知れないという性質は、サイクルカウン
タ71の解釈に制限を課する。第12図において、割り込み
がサイクル計数I7で（CPU−ＢがI6命令からストールを
している間に）複数のCPUに示されたと仮定する。サイ
クル計数I7に対するランサイクルは、t7で両CPUに対し
て起こる。もしサイクルカウンタだけがCPUに割り込み
を示すなら、CPU−Ａはサイクル計数I7で割り込みを見
るが、CPU−Ｂはサイクル計数I6から生じるストールサ
イクルの間に割り込みを見る。そうして、割り込みを示
すこの方法が、この２個のCPUに異なった命令での例
外、もし全CPUがストールされるか又はストールされて
いない場合には起こらないような条件が採用される。
サイクルカウンタの解釈についての別の制限は、サイク
ル計数の検出と作用の実行との間に遅れがあってはなら
ないことである。再び第12図を参照して、割り込みがサ
イクル計数I6でCPUに示されるが、実行の制限のために
余分のクロックの遅れがサイクル計数I6の検出とCPUへ
の割り込みの提示の間に介在すると仮定する。その結果
は、CPU−Ａが、この割り込みをサイクル計数I7で確認
するが、CPU−Ｂは、サイクル計数I6からのストールの
間に割り込みを確認して、２個のCPUに異なった命令で
例外を採らせる。再び、リアルタイムで命令パイプライ
ンの状態をモニタすることの重要性が図示される。
＜割り込み同期＞ 第１図から第３図までの３個のCPUは、単独の論理プロ
セッサとして機能することが要求され、従って、３個の
CPUのプログラミングモデルが単独の論理プログラミン
グのプログラミングモデルであることを保証するために
その内部状態に関してある制限を実行することを要求す
る。誤りモードや診断モードを除いて、上記３個のCPU
の命令ストリームは同一であることが要求される。もし
同一でなかったら、第６図のボーティング回路100での
グローバルメモリアクセスのボーティングが困難になる
だろう。すなわち、ボートするものは、１個のCPUが故
障しているのか、異なったシーケンスの命令を実行して
いるのか分からない。同期スキームは、もし任意のCPU
のコードストリームが、その他のCPUのコードストリー
ムから分岐するならば故障が起こったと仮定するように
設計される。割り込み同期は、単独のCPUイメージを維
持する１つのメカニズムを提供する。
すべての割り込みは、仮想タイムに同期して起こること
が要求され、３個のプロセッサCPU−Ａ、CPU−ＢとCPU
−Ｃの命令ストリームが割り込みの結果として分岐しな
いことを保証する（分岐する命令ストリームには他の原
因もある。例えば、１個のプロセッサが他のプロセッサ
によってリードされたデータと異なったデータをリード
すること）。仮想タイムに対して非同期に起こる割り込
みがコードストリームを分岐させるシナリオは、いくつ
かある。例えば、プロセスＡが完了する前にコンテクス
トスイッチをオンにさせるがプロセスＡが他のCPUで完
了した後でコンテクストスイッチをオンにさせる割り込
みは、その後のある点で、１個のCPUがプロセスＡの実
行を続けるが他方のCPUはプロセスＡが既に完了してい
るためプロセスＡを実行出来ないという状況をもたら
す。もそこの場合に割り込みが仮想タイムに非同期に起
こるならば、例外プログラムカウンタが異なるという事
実が問題を起こすであろう。例外プログラムカウンタの
値をグローバルメモリに書き込む行為は、ボーターが３
個のCPUから異なったデータを検出し、ボートフォール
トを生じるという結果になるだろう。
CPUにおけるあるタイプの例外は、本来仮想タイムに同
期している。１つの例は、ブレークポイント命令の実行
によって生じるブレークポイント例外である。全CPUの
命令ストリームが同一なので、ブレークポイント例外は
３個のCPUにおける仮想タイムにて同じ点で生じる。同
様に、全てのそのような内部例外は、本来仮想タイムに
同期して生じる。例えば、TLB例外は本来同期する内部
例外である。TLB例外は仮想ページ数がTLB83のどのエン
トリにも適合しないために生じる。アドレスを解釈する
ということが（ブレークポイント例外におけるように正
確に）単に命令ストリームの機能なので、解釈は、本来
仮想タイムに同期する。TLB例外が仮想タイムに同期す
ることを確実にするために、TLB83の状態は全３個のCPU
11、12、13において同一でなければならず、これは、TL
B83がソフトウエアだけによって変更できるので、保証
される。再び、全CPUが同じ命令ストリームを実行する
ので、TLB83の状態は常に仮想タイムに同期して変化さ
れる。そうして、一般的経験則として、もし行動がソフ
トウエアにより実行されるなら、その行動は仮想タイム
に同期している。もし行動がサイクルカウンタを用いな
いハードウエアにより実行されるなら、その行動は一般
にリアルタイムに同期である。
外部の例外は、本来仮想タイムに同期していない。I/O
装置26、27又は28は、３個のCPU11、12、及び13の仮想
タイムについて情報を有しない。従って、I/O装置によ
って発生される全ての割り込みは、以下に説明するよう
に、CPUに示される前に仮想タイムに同期されなければ
ならない。浮動点例外は、浮動点コプロセッサ46がCPU
内でマイクロプロセッサ40に堅く結合されるので、I/O
装置割り込みと異なっている。
外部装置は、３個のCPUを１つの論理的プロセッサとし
て見て、CPU間の同期や同期の欠乏についての情報を有
しない。従って、外部割り込みは、各CPUの個々の命令
ストリーム（仮想タイム）と同期である割り込みを生成
することが出来ない。どのような種類の同期も無けれ
ば、もしある外部装置がリアルタイムt1の時間に割り込
みを駆動し、その割り込みがその時間に全CPUに直接示
されるならば、３個のCPUは、異なった命令で例外トラ
ップをとり、３個のCPUのアクセプトされない状態が生
じる。これは、リアルタイムに同期であるが仮想タイム
に同期しないイベント（割り込みの主張）の例である。
複数の割り込みは、第１図から第３図までのシステムに
おいて、割り込みについて分散されたボートを実行し、
決定されたサイクル計数でプロセッサに割り込みを示す
ことにより、仮想タイムに同期する。第13図は、第２図
の割り込み同期論理回路65のより詳細なブロック図を示
す。各CPUは、モジュール14又は15から生じるライン69
又は70からの外部割り込みを捕捉する分配器135を含
む。この捕捉はあらかじめ決定されたサイクル計数で、
例えばカウンタ71から入力ラインCC−４上で信号が出力
される計数−４で起こる。捕捉された割り込みは、CPU
間バス18を介して他の２個のCPUへ分配される。これら
の分配された割り込みは、未決定割り込みと呼ばれる。
各CPU11、12、13から１個の３個の未決定割り込みがあ
る。ボータ回路136は、未決定割り込みを捕捉出力、全C
PUが外部割り込み要求を受信したかを確認するボートを
行う。（サイクルカウンタ71で検出される）あらかじめ
決定されたサイクル計数で、この例では入力ラインCC−
８により受け取られたサイクル８で、割り込みボータ13
6は、ライン137とバス55と43を介して各マイクロプロセ
ッサ40の割り込みピンに割り込みを示す。割り込みを示
すために用いられるサイクル計数があらかじめ決定され
ているので、全マイクロプロセッサ40は、同じサイクル
計数で割り込みを受け取り、こうして、割り込みが仮想
タイムに同期されている。
第14図は、仮想タイムに対して割り込みを同期するため
のイベントのシーケンスを示す。CPU−A,CPU−Ｂ及びCP
U−Ｃと示された行は、リアルタイムでの１点での各CPU
のカウンタ71におけるサイクル計数を示す。IRQ Ａ P
ENDING,IRQ Ｂ PENDING及びIRQ Ｂ PENDINGと示さ
れた行は、ボータ135の入力へCPU間バス18を介して結合
される割り込みの状態を示す（１は、未決定ビットがセ
ットされていることを意味する）。IRQ A,IRQ B,及び
IRQ Ｃと示された行は、マイクロプロセッサ40の割り
込み入力ピンの状態（ライン137の信号）を示し、ここ
で１は割り込みが入力ピンに存在することを意味する。
第14図で、外部の割り込み（EX IRQ）は、t0でライン6
9に主張される。もし割り込み分配器135が割り込みを捕
捉し、CPU間バス18にサイクル計数４で分配するなら
ば、IRQ Ｃ PENDINGは時間t1で１になり、IRQ Ｂ P
ENDINGは時間t2で１になり、IRQ Ａ PENDINGは時間t4
で１になる。もし割り込みボータ136がサイクル計数８
で割り込み未決定ビットをボートするならば、IRQ Ｃ
は時間t5で１になり、IRQ Ｂは時間t6で１になり、IRQ
Ｃは時間t8で１になる。その結果、割り込みは、リア
ルタイムでは異なった点であるが仮想タイムでは同一の
点（すなわちサイクル計数８）でCPUに示される。
第15図に、第14図に示されたアルゴリズムを必要とする
シナリオを変更して示す。ここではサイクルカウンタ71
がモジューロ８カウンタにより表されることに注意す
る。外部割り込み（EX IRQ）は時間t3で主張される。
割り込み分配器135はこの割り込みを捕捉し、サイクル
計数４でCPU間バス18に割り込みを分配する。CPU−Ｂと
CPU−Ｃが時間t3の前にサイクル計数を実行しているの
で、その割り込み分配器は外部割り込みを捕捉すること
ができない。しかし、CPU−Ａは時間t3の前にサイクル
計数を実行する。その結果、CPU−Ａは時間４で外部割
り込みを捕捉して分配する。しかし、もし割り込みボー
タ136がサイクル計数７で割り込み未決定ビットを捕捉
してボートするならば、CPU−Ａの割り込みボータ136
は、他の２個の割り込み未決定ビットがセットされてい
ないとき、時間t7でIRQ Ａ PEND信号を捕捉する。CPU
−Ａの割り込みボータ136は全てのCPUが外部割り込みを
分配していないことを認識し、捕捉された割り込み未決
定ビットを保持レジスタ138に出力されて格納される。C
PU−ＢとCPU−Ｃの割り込みボータ136は単独の割り込み
未決定ビットをそれぞれ時間t5とt4に捕捉する。CPU−
Ａの割り込みボータのように、これらのボータは、全て
の割り込み未決定ビットがセットされていないことを認
識し、こうして、セットされた単独の割り込み未決定ビ
ットが保持レジスタ138に出力されて格納される。各CPU
のサイクルカウンタ71は、サイクル計数７に達すると
き、ロールオーバーし、サイクル計数０で計数を開始す
る。外部割り込みはまだ主張されているので、CPU−Ｂ
とCPU−Ｃの割り込み分配器135は、それぞれ時間t10とt
9で外部割り込みを捕捉する。これらの時間は、サイク
ル計数が４に等しくなったときに対応する。時間t
12で、CPU−Ｃの割り込みボータは、CPU間バス18に割り
込み未決定ビットを捕捉する。ボータ136は、全Ｃ外部
割り込みを捕捉して分配することを決定し、プロセッサ
チップ40に割り込みを示す。時間t13と時間t15に、CPU
−ＢとCPU−Ａの割り込みボータ136は、割り込み未決定
ビットを捕捉し、割り込みをプロセッサチップ40に示
す。その結果、全プロセッサチップが同じ命令で外部割
り込み要求を受信したことになり、保持レジスタに保存
されていた情報は必要で無くなる。
＜保持レジスタ＞ 第12図に関して上述に示された割り込みシナリオにおい
て、ボータ136は、若干のステート割り込み情報を保存
するために保持レジスタ138を使用する。特に、保存さ
れたステートは、全CPUでなくいくつかのCPUが外部割り
込みを捕捉し分配したことであった。もしシステムが
（第15図の状況のように）どんな故障もし無い場合は、
前の例に示したように、外部割り込みが保持レジスタの
使用なしに仮想タイムに同期出来るので、このステート
情報は必要でない。アルゴルズムは、割り込みボータ13
6が割り込み未決定ビットをあらかじめ決定されたサイ
クル計数で捕えボートすることである。全ての割り込み
未決定ビットが主張されるとき、割り込みは、そのあら
かじめ決定されたサイクル計数でプロセッサチップに示
される。第15図の例において、割り込みはサイクル計数
７でボートされた。
第15図を参照して、もしCPU−Ｃが誤りをし、誤りモー
ドが割り込み分配器135が正しく機能しないようなもの
であれば、このとき、もしプロセッサチップ40に割り込
みを示す前に全割り込み未決定ビットがセットされるま
で割り込みボータ136が待つならば、その結果、割り込
みは示されるようになることは無い。こうして、ただ１
個のCPUのただ１個の誤りが全CPUについての全体の割り
込みのチェーンを機能できないようにする。
保持レジスタ138は、最後の割り込みボートサイクルが
全部ではないが少なくとも１個の割り込み未決定ビット
を捕捉したことをボータ136が知るメカニズムを提供す
る。割り込みボートサイクルは、割り込みボータが割り
込み未決定ビットを捕捉しボートするサイクル計数で起
こる。数個の割り込み未決定ビットがセットされる結果
となる２つだけのシナリオがある。１つは、第15図に関
連して示された示されたシナリオであって、ここでは、
外部割り込みは、あるCPUの割り込み分配サイクルの前
であるがその他のCPUの割り込み分配サイクルの後に主
張される。第２のシナリオでは、少なくとも１個のCPU
が、割り込み分配器をディスエーブルにするような誤り
をする。もし数個の割り込み未決定ビットだけが割り込
みボートサイクルでセットされる理由が第１のシナリオ
であるならば、割り込みボータは、全割り込み未決定ビ
ットが次の割り込みボートサイクルでセットされること
が保証される。従って、もし保持レジスタがセットされ
ていて全部でない割り込み未決定ビットがセットされて
いることを割り込みボータが発見するならば、エラーが
１個以上のCPUに存在するはずである。これは、各CPUの
保持レジスタ138が割り込みサービス時にクリアされる
ことを仮定する。そのため、保持レジスタの状態は割り
込み未決定ビットについての新鮮でない状態を表さな
い。エラーの場合、割り込みボータ136は、プロセッサ
チップ40に割り込みを示すことができ、同時に、エラー
が割り込み同期論理回路によって検出されたことを示
す。
割り込みボータ136は、実際にはどんなボーティングも
せず、その代わり割り込み未決定ビットと保持レジスタ
137の状態を検査して、プロセッサチップ40に割り込み
を示すか否かと割り込み論理回路にエラーを示すか否か
を決定するだけである。
＜モジューロサイクルカウンタ＞ 第15図の割り込み同期の例は、割り込みカウンタをモジ
ューロＮカウンタ（例えばモジューロ８カウンタ）とし
て表した。モジューロＮサイクルカウンタの使用は、割
り込みボートサイクルの概念を可能にすることにより、
割り込みボーティングアルゴリズムの説明を簡単にし
た。モジューロＮサイクルカウンタを使用すると、割り
込みボートサイクルは、０とＮ−１（Ｎはサイクルカウ
ンタのモジューロである）の間にある単独のサイクル計
数として説明できる。サイクルカウンタのどんな数も割
り込みボートサイクルのために選択でき、サイクル計数
は、Ｎサイクル計数毎に起こることが保証される。モジ
ューロ８カウンタに対して第15図に示されるように、割
り込みボートサイクルは８計数毎に起こる。割り込みボ
ートサイクルは、モジューロＮサイクルカウンタの周期
的性質を説明するためにだけここで用いられる。モジュ
ーロＮサイクルカウンタの特定のサイクル計数にキーと
なるどのイベントもＮサイクル計数毎に起こることが保
証される。明らかに、不定数（すなわち非反復性カウン
タ71）は使用できない。
Ｎの値は、システムに正の効果を持つシステムパラメー
タを最大にし、システムに負の効果を持つシステムパラ
メータを最小にするように選択される。まず、いくつか
のパラメータが示される。ＣｖとＣｄは、それぞれ、割
り込みボートサイクルと割り込み分配サイクルである
（第13図の回路では、これらはそれぞれCC−８とCC−４
である）。CC−８とCC−４の値は、０とＮ−１（Ｎはサ
イクルカウンタのモジューロである）の間の範囲にあら
ねばならない。Ｄmaxは、同期論理回路によって許容さ
れ得る３個のプロセッサCPU−A,CPU−Ｂ及びCPU−Ｃの
間のサイクル計数ドリフトの最大量である。このプロセ
ッサドリフトは、リアルタイムの１点で各CPUからサイ
クルカウンタ71のスナップショットをとることにより決
定される。ドリフトは、最も遅いCPUのサイクル計数を
最速のCPUのサイクル計数から差し引くこと（モジュー
ロＮ減算としてなされる）により計算される。Ｄmaxの
値は、ＮとＣｖとＣｄの関数として表される。
まず、Ｄmaxは、差Ｃｖ−Ｃｄの関数として表される。
ここに、差演算はモジューロＮ減算として実行される。
これは、Ｄmaxを最大にするＣｖとＣｄの値を選袋択す
ることを可能にする。第16図のシナリオを参照し、Ｃｖ
＝８とＣｄ＝９を仮定する。第16図から、プロセッサド
リフトはＤmax＝４であると計算出来る。ライン69の外
部割り込みは、時間t4で主張される。この場合、CPU−
Ｂは、時間t5で割り込みを捕捉し分配する。このシナリ
オは、前に示された割り込み同期アルゴリズムとつじつ
まが合わない。なぜなら、CPU−Ａが割り込み分配サイ
クルを行った前にCPU−Ｂがその割り込みボートサイク
ルを実行するからである。このシナリオの欠陥は、Ｃｖ
とＣｄの差よりも更に離れてドリフトすることである。
この関係は、形式的に次のように書くことができる。
方程式（１） Ｃｖ−Ｃｄ＜Ｄmax−ｅ ここに、ｅは、CPU間バス18に伝達される割り込み未決
定ビットのために必要な時間である。前の例では、ｅは
０と仮定されていた。壁時計の時間がクロックサイクル
（ランサイクル）のインクリメントで量子化されている
ので、ｅも量子化出来る。こうして、次の式が得られ
る。
方程式（２） Ｃｖ−Ｃｄ＜Ｄmax−１ ここに、Ｄmaxは、サイクル計数の整数値として表され
る。
次に、最大のドリフトがＮの関数として表すことができ
る。第17図は、Ｎ＝４でプロセッサドリフトＤ＝３の場
合のシナリオを示す。Ｃｄ＝０と仮定する。各プロセッ
サのサイクル計数０における減算は、命令サイクル計数
の商の部分（Ｑ）を表す。サイクル計数がいまモジュー
ロＮにて示されるので、サイクルカウンタの値は、I/N
（Ｉは、時間t0以来実行された命令数である）の剰余で
ある。命令サイクル計数のＱは、I/Nの整数部分であ
る。もし外部割り込みが時間t3に主張されるならば、CP
U−Ａは、時間t4に割り込みを捕え分配し、CPU−Ｂは、
時間t5に割り込み分配サイクルを実行する。CPU−Ａに
対する割り込み分配サイクルがＱ＝１でありCPU−Ｂに
対する割り込み分配サイクルがＱ＝２であるので、これ
は問題を示す。同期論理回路は、問題が無いかのように
続行し、こうして等しいサイクル計数でプロセッサに割
り込みを示す。しかし、各プロセッサのＱは異なってい
るので、割り込みは異なった命令で複数のプロセッサに
示される。従って、Ｎの関数としてのＤmaxの関係は次
式で表される。
方程式（３） N/2＞Ｄmax ここに、Ｎは偶数であり、Ｄmaxはサイクル計数の整数
として表される。ここで方程式（２）と（３）は共に標
本化理論におけるナイキストの定理に等価であることを
示すことができる。方程式（２）と（３）とを結合する
ことによって次式を得る。
方程式（４） Ｃｖ−Ｃｄ＜N/2−１ ここに、Ｎの与えられた値に対してＣｖとＣｄの最適の
値が選択できる。
上述の全方程式は、Ｎが出来るだけ大きくあるべきであ
ることを示唆する。Ｎを小さくさせようとする唯一の因
子は、割り込みの潜在である。割り込みの潜在は、ライ
ン69での外部割り込みの主張とライン137でのマイクロ
プロセッサチップへの割り込みの提示との間の時間間隔
である。どのプロセッサが割り込みの潜在を決定するた
めに使用されるべきかは明快な選択でない。３個のマイ
クロプロセッサは、クロック源における結晶発振子にお
けるわずかな違いや他の因子のために異なった速度で動
作する。最も高速のプロセッサと、最も遅いプロセッサ
と、その他のプロセッサがある。システムの性能は最も
遅いプロセッサの性能によって最終的に決定されるの
で、最も遅いプロセッサに関して割り込みの潜在を定義
することは合理的である。最大の割り込みの潜在は、 方程式（５） Ｌmax＝2N−１ であり、ここに、Ｌmaxは、サイクル計数で表された最
大の割り込みの潜在である。最大の割り込みの潜在は、
最速のプロセッサの割り込み分配サイクルＣｄの後であ
るが最も遅いプロセッサの割り込み分配サイクルＣｄの
前に外部割り込みが主張されたときに、最大の割り込み
の潜在が起こる。平均の割り込みの潜在の計算は、最速
のプロセッサの割り込み分配サイクルの後でかつ最も遅
いプロセッサの割り込み分配サイクルの前に外部割り込
みが起こる確率に依存するので、さらに複雑である。こ
の確率は、多数の外部因子によって順番に決定されるプ
ロセッサ間のドリフトに依存する。もしこれらの確率が
０であるならば、平均の潜在は次の式で表される。
方程式（６） Ｌave＝N/2−（Ｃｖ−Ｃｄ） これらの関係式を用いて、N,Cｖ、及びＣｄの値が、Ｄ
maxと割り込みの潜在とに対するシステムの要請を使用
して決定される。例えば、Ｎ＝128、（Ｃｖ−Ｃｄ）＝1
0,Lave＝74又は約4.4マイクロ秒（ストールサイクルな
しで）を選択する。４ビット（４つの２進ステージ）71
aが割り込み同期カウンタとして使用され、分配出力と
ボート出力が説明したようにCC−４とCC−８にある好ま
しい実施例を用いて、Ｎ＝16,Cｖ＝8,Cｄ＝４であるこ
とが分かり、そうして、Ｌave＝16/2＋（８−４）＝12
サイクルすなわち0.7ミリ秒である。
＜ローカルメモリのためのリフレッシュ制御＞ リフレッシュカウンタ72は、カウンタ71と71aがまさに
計数するのと同様に、（マシンサイクルでなく）非スト
ールサイクルを計数する。目的は、リアルタイムよりは
むしろ仮想タイムで測定して、同じサイクル計数で各CP
Uにリフレッシュサイクルを導入ことである。好ましく
は、各CPUは、命令ストリームにおいて他のCPUと同じ点
でリフレッシュサイクルを課する。ローカルメモリ16の
DRAMは、グローバルなメモリについて上述したように8m
sec毎に512サイクルの周期でリフレッシュされねばなら
ない。こうして、カウンタ72は、512の１行をアドレス
して、15msec毎に１回DRAM16にリフレッシュコマンドを
出力しなければならない。もしメモリ動作がリフレッシ
ュの間に要求されたならば、リフレッシュが終了するま
でビジー応答が生じる。しかし、各CPUにそれ自身のロ
ーカルメモリのリフレッシュをリアルタイムで他のCPU
に独立に処理させることは、CPUを同期から外れさせ、
従って、余分な制御が必要になる。例えば、もし丁度除
算命令が始まるようにリフレッシュモードがエンターさ
れるならば、タイミングは、１個のCPUが他のCPUより２
クロックだけ長くかかるようなタイミングになる。又
は、もし割り込み可能でないシーケンスがより高速なCP
Uによりエンターされ他のCPUがこのルーチンにエンター
する前にリフレッシュに入るならば、CPUは、相互に離
れていく。しかし、これらの問題のいくつかを避けるた
めのサイクルカウンタ71を（リアルタイムの代わりに）
使用することは、ストールサイクルが計数されないこと
を意味する。そして、もしループに入って多くのストー
ルを生じさせるならば（７対１のストール・ラン比を生
じさせることが可能ならば）、周期が15msecの数値から
著しく減少されないならば、リフレッシュの仕様に合わ
ず、性能を劣化させる。この理由のために、第２図に示
されるように、ストールサイクルは第２カウンタ72aで
も計数され、このカウンタがリフレッシュカウンタ72で
計数されるのと同じ数に達する毎に、追加のリフレッシ
ュサイクルが導入される。例えば、リフレッシュカウン
タ72は、カウンタ71と歩調を合わせて、28すなわち256
ランサイクルを計数し、オーバーフローのときにリフレ
ッシュ信号が制御バス43を介して出力される。一方、カ
ウンタ72aは、（ラン＃信号とクロック17に応答して）2
8ストールサイクルを計数し、オーバーフローする毎に
第２カウンタ72aがインクリメントされる（カウンタ72b
は単に８ビットカウンタ72aのためのビット９から11で
あってもよい）。そうして、リフレッシュモードが最後
にエンターされ、CPUはカウンタレジスタ72bの数によっ
て示される多数の追加のリフレッシュを行う。こうし
て、もし長期間のストールインテンシブな実行が起こる
ならば、リフレッシュの平均数は、15マイクロ秒毎に１
つの範囲内にあり、もし７×256までのストールサイク
ルが介在されるならば、最後にリフレッシュモードに行
くときにリフレッシュされた行の数が名目上のリフレッ
シュ速度まで追い付くので、リフレッシュサイクルを任
意に短くすることにより性能の劣化はない。
＜メモリ管理＞ 第１図から第３図までのCPU11、12、及び13は、第18図
に図示されるように組織されたメモリ空間を備える。ロ
ーカルメモリ16が8Mバイトであり、グローバルメモリ14
又は15が32Mバイトである例を用いて、ローカルメモリ1
6が、キャシュすなわち別のメモリ空間であるよりはむ
しろ、CPUメモリアクセス空間の同じ連続的な０から40M
バイトまでのマップの一部である。０から8Mバイトまで
の部分を（３個のCPUモジュールで）３重化し、８から4
0Mバイト部分を２重化しているが、論理的には単に１つ
の０から40Mバイトまでの物理アドレス空間があるだけ
である。バス54で8Mバイトを越えたアドレスは、バスイ
ンターフェース56にメモリモジュール14と15に要求をさ
せるが、しかし、8Mバイト以下のアドレスは、CPUモジ
ュールそれ自身内でローカルメモリ16にアクセスする。
性能は、ローカルメモリ16で実行されるアプリケーショ
ンにより使用されるメモリをより多く配置することによ
り改善される。そして、もしメモリチップが高密度でよ
り低コストでより高速で利用できるならば、追加のロー
カルメモリが、追加のグローバルメモリと同様に付加さ
れる。例えば、ローカルメモリが23Mバイトであって、
グローバルメモリが128Mバイトであってもよい。一方、
非常に低コストのシステムが必要ならば、性能は主要な
決定的なファクタではなく、システムは、ローカルメモ
リなしに動作でき、そのような構成では性能の不利益が
高いけれども、すべてのメインメモリはグローバルメモ
リエリア（メモリモジュール14と15）である。
第18図のマップのローカルメモリ部分141の内容は、３
個のCPU11、12及び13における内容と同一である。同様
に、２個のメモリモジュール14と15は、どの与えられた
瞬間でもその空間142内の同じデータを全く同様に含
む。ローカルメモリ部分141内にはUNIXオペレーティン
グシステムのための核143（コード）が格納され、この
エリアは、各CPUのローカルメモリ16の固定された部分
内に物理的にマッピングされる。同様に、核データは、
各ローカルメモリ16の固定されたエリア141に割り当て
られる。ブートアップの時を除いて、これらのブロック
は、グローバルメモリ又はディスクへ、又はグローバル
メモリ又はディスクから交換されない。ローカルメモリ
の他の部分145は、ユーザプログラム（及びデータ）の
ページのために使用され、これらのページは、オペレー
ティングシステムの制御の下にグローバルメモリ14と15
のエリア146に交換される。グローバルメモリエリア142
は、エリア146におけるユーザーページのためのステー
ジングエリア（staging area）として、またエリア147
におけるディスクバッファとして使用される。もし全CP
Uが１ブロックのデータのライトを行うコード又はロー
カルメモリ16からディスク148へのコードを実行するな
らば、ディスクバッファエリア147にコピーをするため
の時間はI/Oプロセッサ26と27に直接にそしてI/Oコント
ローラ30を介してディスク148にコピーをする時間に比
べて無視できるので、シーケンスは、その代わりディス
クバッファエリア147にライトを行うことである。次
に、全CPUが他のコードの実行を進める間に、このディ
スクにライトをする動作が行われて、全CPUに対してト
ランスペアレントに、そのブロックをエリア147からデ
ィスク148へ移動する。同様な方法で、グローバルメモ
リエリア146は、ディスク以外のI/Oアクセス（例えばビ
デオ）の同様な処理のために、I/Oステージングエリア1
49を含んでマッピングされる。
第18図の物理的メモリマップは、各CPU内のプロセッサ4
0の仮想メモリ管理システムと関連する。第19図は、実
施例において使用されたR2000プロセッサチップの仮想
アドレスマップを図示する。しかしながら、ページング
と保護メカニズムを備えた仮想メカニズム管理を支持す
る他のプロセッサチップが対応する特徴を備えるであろ
うことが理解される。
第19図において、２つの別々の2Gバイトの管理アドレス
空間150と151が図示される。プロセッサ40は、２つのモ
ード、ユーザーモードと核モード、の１つで動作する。
当該プロセッサはただ、ユーザーモードにおいてエリア
150をアクセスでき、もしくは核モードにおいて両エリ
ア150と151をアクセスすることができる。核モードは、
多くの計算機に備えられている監視モードと同類であ
る。プロセッサ40は、例外が検出されてモードを核モー
ドに強いるまでは、通常はユーザーモードで動作するよ
うに構成され、ここで、例外からのリストア（RFE）命
令が実行されるまで核モードにとどまる。メモリアドレ
スが翻訳されすなわちマッピングされる方法は、マイク
ロプロセッサのオペレーティングモードに依存し、これ
はステイタスレジスタの１ビットによって定義される。
ユーザーモードにあるときに、2Gバイトの“kuseg"とし
て参照される単独の一様な仮想アドレス空間150を利用
できる。各仮想アドレスはまた、最大64個のユーザープ
ロセスのための一義的仮想アドレスを形成するために、
６ビットのプロセスアイデンティファイア（PID）フィ
ールドを用いて拡張される。ユーザーモードにおけるこ
のセグメント150までのすべての参照は、TLB83を介して
マッピングされ、キャシュ144と145の使用は、TLBエン
トリにおける各ページエントリのためのビットセッティ
ングによって決定される。すなわち、あるページは、キ
ャシュ可能で有り得るし、あるページはプログラマによ
って特定されるのでキャシュ可能でない。
核モードにあるとき、仮想メモリ空間は、第19図の両エ
リア150と151を含む。この空間は、４つの別々のセグメ
ントkusegエリア150、kseg0エリア152、kseg1エリア153
及びkseg2エリア154を有する。核モードのためのkuseg
エリア150のセグメントは、ユーザーモードの“kuseg"
エリアに対応して2Gバイトのサイズを有する。従って、
核モードにおいて、プロセッサはまさにユーザーモード
の参照におけるようにこのセグメントに対して参照を行
って、ユーザーデータへの核アクセスを能率化する。ku
segエリア150は、ユーザーコードとユーザーデータを保
持するために使用される。しかし、オペレーティングシ
ステムは、しばしばこの同じコード又はデータを参照す
ることを必要とする。上記kseg0エリア152は、物理的ア
ドレス空間の初めの512Mバイトに直接にマッピングされ
る512Mバイトの核物理的アドレス空間であり、キャシュ
されるが、TLB83を使用しない。このセグメントは、核
実行可能コードとある核データのために使用され、ロー
カルメモリ16内に第18図のエリア143によって表され
る。上記kseg1エリア153は、kseg0エリアと同様に、物
理的アドレス空間の初めの512Mバイトに直接にマッピン
グされ、キャシュされず、TLBエントリを用いない。kse
g1エリアは、キャシュされないことだけがkseg0エリア
と異なる。kseg1エリアは、I/Oレジスタ、ROMコード及
びディスクバッファのためのオペレーティングシステム
によって使用され、第18図の物理的マップのエリア147
と149に対応する。kseg2エリア154は、1Gバイトの空間
であり、ksegエリアのように、キャシュを用い又は用い
ずに、任意の物理的アドレスに仮想アドレスをマッピン
グするためのTLB83エントリを使用する。このkseg2エリ
アは、ユーザーモードにおいてアクセスできず、核モー
ドにおいてのみアクセスできるということだけが、kuse
gエリア150と異なる。オペレーティングシステムは、ユ
ーザーページテーブル（メモリマップ）のためと動的に
割り当てられるデータエリアのために、コンテキストス
イッチに再びマッピングしなければならないスタックと
パープロセスデータ（per−process data）のためにkse
g2エリアを使用する。kseg2エリアは、全てか無かのア
プローチを必要とするよりはむしろ、パーページベーシ
ス（per page basis）への選択的キャシングとマッピン
グを可能にする。
マイクロプロセッサチップのレジスタ76又はPC80とバス
84での出力に発生される32ビットの仮想アドレスは、第
20図に示される。ここで分かるように、ビット０−11
は、第３図のバス42でのアドレスの下位12ビットとして
無条件に使用されるオフセットであり、ビット12−31
は、ビット29−31がkusegエリア、kseg0エリア、kseg1
エリア及びkseg2エリアの間で選択する仮想ページ数（V
PN）である。現在実行中のプロセスのためのプロセスア
イデンティファイア（PID）は、TLBによってもアクセス
可能なレジスタ内に格納される。64ビットのTLBエント
リは、同様に第20図に表され、ここで分かるように、仮
想アドレスからの29ビットVPNは、64ビットエントリの
ビット44−63に位置される20ビットVPNフィールドと比
較され、一方、同時に、PIDはビット38−43と比較され
る。もし対の一方が64の64ビットTLBエントリのいずれ
かに見いだされるならば、対となったエントリのビット
12−31でのページフレーム数PFNは、（他の基準が適合
することを仮定して）第３図のバス82と42を介した出力
として使用される。TLBエントリにおける他の１ビット
の値は、N,D,V及びＧを含む。ここで、Ｎはキャッシュ
できない指標であり、もしセットされれば、ページはキ
ャシュできず、プロセッサは、キャシュ44又は45をまず
アクセスする代わりにローカルメモリ又はグローバルメ
モリをアクセスする。Ｄは、ライトプロテクトビットで
あり、もしセットされれば、ロケーションが「よごれ」
ていて、従って、ライト可能であるが、もし０ならば、
ライト動作はトラップを起こすことを意味する。Ｖビッ
トは、セットされれば、正当であることを意味し、単に
正当なビットを再セットするだけでTLBエントリをクリ
アできることを意味する。このＶビットは、このシステ
ムのページのスワッピング配置において、ページがロー
カルメモリにあるかグローバルメモリにあるかを示すた
めに使用される。Ｇビットは、正当なTLB翻訳のためのP
IDマッチの要請を無視するグローバルアクセスを許可す
るためにある。
装置コントローラ30は、ローカルメモリに対してDMAを
直接に行うことができない。従って、グローバルメモリ
は、DMAタイプのブロック転送（典型的にはディスク148
などから）のためのステージングエリアとして使用され
る。CPUは、コントローラ（すなわちプログラムされたI
/Oによって動作を開始しまた制御するために、コントロ
ーラ30において直接に動作を実行することができる。し
かしながら、コントローラ30は、グローバルメモリに対
するDMAを除いて、DMAを行うことができない。コントロ
ーラ30は、VMEバス（バス28）マスタになることがで
き、I/Oプロセッサ26又は27を介してメモリモジュール1
4と15内のグローバルメモリに直接にリード動作とライ
ト動作を行う。
グローバルメモリとローカルメモリ（及びディスク）と
の間のページのスワッピングは、ページフォールトとエ
ージングプロセスとの一方によって開始される。プロセ
スが実行中でありグローバルメモリ又はディスクにある
ページから実行すること又はそのページからアクセスを
することを試みるときに、ページフォールトが生じる。
すなわち、TLB83は、ミスを示し、トラップが生じるで
あろう。従って、核のローレベルトラップコードがペー
ジのロケーションを示し、ページのスワッピングを開始
するためのルーチンがエンターされる。もし必要とされ
るページがグローバルメモリ内にあるならば、一連のコ
マンドがDMAコントローラに送られて、最も少なく最近
使用されたページをローカルメモリからグローバルメモ
リに書き込み、その必要とされたページをグローバルメ
モリからローカルメモリに読み出す。もしそのページが
ディスクにあるならば、コマンドとアドレス（セクタ）
が、ディスクに行ってそのページを得るためにCPUから
コントローラ30に書き込まれる。そして、メモリ参照を
するプロセスが一時停止される。ディスクコントローラ
がデータを見付けそれを送信する用意ができたとき、メ
モリモジュールによって（CPUに到達せずに）使用され
る割り込み信号が出力されて、グローバルメモリにその
ページを書き込むためにグローバルメモリへのDMAをデ
ィスクコントローラが始めることを許可する。終了した
ときは、CPUは割り込みされて、DMAコントローラの制御
の下にブロック転送を開始して、最も少なく使用された
ページをローカルメモリからグローバルメモリへスワッ
ピングし、必要なページをローカルメモリへ読み込む。
次に、元のプロセスが再び実行（ラン）可能にされ、そ
の状態は元に戻され、元のメモリ参照が再び生じ、ロー
カルメモリ内にその必要なページを見付ける。ページの
スワッピングを開始するもう１つのメカニズムは、エー
ジングルーチンであり、これにより、オペレーティング
システムは、各ページが最近使用されたか否かについて
又グローバルメモリへの押し出しを被っていないページ
についてマークしながら周期的にローカルメモリ内のペ
ージを通過していく。タスクスイッチはそれ自身ページ
のスワッピングを開始しないが、その代わり、新しいペ
ージがページフォールトをつくり始めたとき、ページは
必要なだけスワッピングされ、スワッピングのための候
補は、最近は使用されていないものである。
もしメモリ参照がなされTLBミスが示されるが、しかしT
LBミス例外から生じるページテーブルルックアップがそ
のページがローカルメモリ内にあることを示すならば、
このページがローカルメモリ内にあることを示すために
TLBエントリがなされる。すなわち、プロセスは、TLBミ
スが起こったときに例外をとり、（核データ区分内の）
ページテーブルに行き、テーブルエントリを見付け、TL
Bに対して書き込み、次に進むことが許される。しか
し、もしメモリ参照がTLBミスを示し、ページテーブ
が、対応する物理アドレスが（8Mバイトの物理アドレス
を越えて）グローバルメモリ内にあることを示すなら
ば、TLBエントリがこのページのために実行され、そし
て、プロセスが再び続くとき、プロセスは、前と同様に
TLB内にページエントリを見いだす。さらに１つの例外
は、正当なビットが０であって、そのページが物理的に
ローカルメモリ内にないことを示すために採られる。そ
して、このときは、例外は、グローバルメモリからロー
カルメモリにページをスワッピングするルーチンをロー
ドし、そして実行が進むことができる。第３の状況で
は、もしページテーブルが、メモリ参照のためのアドレ
スがローカルメモリやグローバルメモリ内に無くディス
クにあることを示すならば、システムは、上に示された
ように動作し、すなわち、プロセスはランキュー（run
queue）を去り、スリーブキュー（sleep queue）に入
り、ディスク要求がなされ、ディスクがそのページをグ
ローバルメモリに転送しコマンド完了割り込み信号を出
力したとき、ページがグローバルメモリからローカルメ
モリへスワッピングされ、TLBは更新され、次にプロセ
スは再び実行できる。
＜プライベートメモリ＞ メモリモジュール14と15は同じ位置に同じデータを格納
でき、全３個のCPU11、12及び13はこれらのメモリモジ
ュールに対して等しいアクセスを行うが、各メモリモジ
ュールにはプライベートメモリとしてソフトウエア制御
のもとで割り当てられた小さなエリアがある。例えば、
第21図に図示されるように、メモリモジュール位置のマ
ップのエリア155は、プライベートメモリエリアとして
呼ばれ、全CPUが「プライベートメモリライト」コマン
ドをバス59に出力したときにのみライト可能である。実
施例では、プライベートメモリエリア155は、各CPUモジ
ュールのバスインターフェース56のレジスタ156に含ま
れるアドレスで出発する4Kのページである。この出発ア
ドレスは、CPUによってこのレジスタ156に書き込むこと
によってソフトウエア制御のもとで変更できる。プライ
ベートメモリエリア155は、さらに３個のCPUの間で分割
される。CPU−Ａだけがエリア155aに書き込むことがで
き、CPU−Ｂだけがエリア155bに書き込むことができ、C
PU−Ｃだけがエリア155cに書き込むことができる。バス
57の１つのコマンド信号は、動作がプライベートライト
であることをメモリモジュール14と15に知らせるため
に、バスインターフェース56によってセットされる。そ
して、これは、ストア命令からプロセッサ40によって発
生されたアドレスに対応してセットされる。アドレスの
ビット（およびライトコマンド）は、（バスアドレスを
レジスタ156の内容に比較する）バスインターフェース
内のデコーダ157によって検出され、バス57に対する
「プライベートメモリライト」コマンドを発生するため
に使用される。メモリモジュールでは、ライトコマンド
がレジスタ94、95及び96で検出され、アドレスとコマン
ドが全てボート回路100によって良好（すなわち一致し
ている）とボートされたとき、制御回路100は、ただ１
個のCPUからのデータをバス101へと通すことを許可し、
これは、全CPUからのアドレスの２ビットによって決定
される。このプライベートライトの間に、全３個のCPU
は、バス57に同じアドレスを示すが、バス58に異なった
データを示す（この異なったデータは、例えばCPUへの
ステートキューである）。メモリモジュールは、アドレ
スとコマンドをボートし、アドレスバスに見られたアド
レスフィールドの部分によって基づいてただ１個のCPU
からデータを選択する。CPUがデータをボートすること
を可能にするため、全３個のCPUは、両メモリモジュー
ル14と15内へ、CPUに一義般的なステート情報の３個の
プライベートライト動作（バス21、22、23に３個のライ
ト動作がある）を行う。各ライト動作の間に、各CPU
は、一義的データを送信するが、ただ１個だけが各時間
にアクセプトされる。それで、全３個のCPUによって実
行されるソフトウエアシーケンスは、（１）ロケーショ
ン155aにストア、（２）ロケーション155bにストア、
（３）ロケーション155cにストアである。しかしなが
ら、ただ１個のCPUからのデータが実際には各時間に書
き込まれ、そのデータはボートされない。なぜならば、
異なっており又は異る可能性があり、そしてボートされ
るならばフォールトを示す可能性があるからである。次
に、全CPUは、全３個のロケーション155a,155b,155cを
読んで、ソフトウエアによりこのデータを比較すること
によってデータボートすることができる。このタイプの
動作は、例えば診断に又は原因レジスタ（cause regist
er）データをボートするための割り込みにおいて使用さ
れる。
プライベートライトのメカニズムは、フォールト検出と
回復において使用される。例えば、もし全CPUがメモリ
リード要求をするときにバスエラー（メモリモジュール
14又は15がバッドステイタス（bad status）をライン33
−１または33−２に戻すようなとき）を検出するような
場合である。この点で、CPUは、他のCPUがメモリモジュ
ールから同じステイタスを受け取っているか否かを知ら
ない。CPUが故障で有り得るし、そのステイタス検出回
路が故障で有り得るし、あるいは、示されたように、メ
モリが故障で有り得る。それで、故障を分離するため
に、上述のバスフォールトルーチンがエンターされたと
きに、全３個のCPUは、前のリードの試みでメモリモジ
ュールからまさに受信したステイタス情報のプライベー
トライト動作を行う。次に、全３個のCPUは、他のCPUが
書き込んだものを読み出し、自分自身のメモリステイタ
ス情報と比較する。もしそれらが一致するならば、メモ
リモジュールは、オフラインでボートされる。もし一致
せず、１個のCPUがメモリモジュールに対して悪いステ
イタスを示し他のCPUが良好なステイタスを示すなら
ば、CPUはオフラインでボートされる。
＜フォールトトレラント電源＞ 第22図を参照して、好ましい実施例のシステムは、上述
のCPUモジュール、メモリモジュール、I/Oプロセッサモ
ジュール、I/Oコントローラ、及びディスクモジュール
のオンラインでの交換と同様に、故障した電源モジュー
ルをオンラインで交換できるフォールトトレラントな電
源を使用できる。第22図の回路で、交流電力ライン160
は、電力分配ユニット161に直接に接続され、このユニ
ット161は、電力ラインのろ波器、過渡電流の抑圧器、
及び短絡に対して保護するためのサーキットブレーカを
提供する。交流電力ラインの故障に対して保護するため
に、冗長性のバッテリパック162と163が、順序正しいシ
ステムシャットダウンを完了しうるような４−1/2分の
全システム電力を与える。２個のバッテリパックの１個
162又は163だけが、システムを安全にシャットダウンす
るために動作するのに必要である。
電力サブシステムは、２つの同一の交流から直流へのバ
ルク電源164と165を備え、これらの電源は、高電力ファ
クタを備え、１対の36ボルト直流分配バス166と167にエ
ネルギーを供給する。このシステムは、動作中である１
個のバルク電源164又は165を用いて、動作し続けること
が可能である。
４つの別々の電力分配バスがこれらのバス166と167に含
まれる。バルク電源164は、電力バス166−１と167−１
を駆動し、バルク電源165は、電力バス166−２と167−
２を駆動する。バッテリパック163は、バス166−３、16
7−３を駆動し、バス166−１と167−２から再チャージ
される。３個のCPU11、12、13は、これらの４個の分配
バスの異なった組み合わせから駆動される。
これらの36Vバス166と167に結合された多数のDC−DCコ
ンバータ168が、CPUモジュール11、12及び13、メモリモ
ジュール26と27、及びI/Oコントローラ30を個々に電力
を供給するために使用される。バルク電源16と165は、
また、３個のシステムファン169と、バッテリパック162
と163のためのバッテリチャージャに電力を供給する。
各システム部品に対するこれらの別々のDC−DCコンバー
タを備えることにより、１個のコンバータの故障はシス
テムシャットダウンを生じず、その代わり、システム
は、上述した故障回復モードの１つで動作を続け、故障
した電源部品をシステム動作中に交換できる。
この電源システムを、スタンドバイとオフの機能を備え
た手動スイッチか、もしくは保守・診断電源の故障の場
合に電源オン状態を自動的にオフ状態とする保守・診断
プロセッサ170からのソフトウエア制御の下のいずれか
で、シャットダウンできる。
本発明は、特別な実施例を参照して説明されたが、この
説明は、制限的な意味でなされたのではない。開示され
た実施例の様々な変形が、本発明の他の実施例と同様
に、この説明を参照して当業者に明らかである。従っ
て、添付した特許請求の範囲は、本発明の範囲内で実施
例の任意のそのような変更を含む。
【図面の簡単な説明】
第１図は、本発明の１実施例によるコンピュータシステ
ムの電気回路のブロック図である。 第２図は、第１図のCPUの電気回路のブロック図であ
る。 第３図は、第２図のCPUに使用されるマイクロプロセッ
サチップの電気回路のブロック図である。 第４図と第５図は、それぞれ、第２図と第３図のCPUに
おいて生じるイベントを時間の関数として示すタイミン
グ図である。 第６図は、第１図のコンピュータシステムにおける１個
のメモリモジュールの電気回路のブロック図である。 第７図は、第１図のシステムにおけるメモリバスに対し
CPUにおこるイベントを示すタイミング図である。 第８図は、第１図のコンピュータシステムでの１個のI/
Oプロセッサの電気回路のブロック図である。 第９図は、第１図のシステムでのメモリモジュールとI/
Oプロセッサの間の転送プロトコルのためのイベントを
示すタイミング図である。 第10図は、第１図から第３図までのCPUにおける命令の
実行のためのイベントを示すタイミング図である。 第10a図は、第10図の図の一部の詳細図である。 第11図と第12図は、それぞれ、第１図から第３図までの
CPUにおける命令の実行のためのイベントを示す第10図
と同様なタイミング図である。 第13図は、第２図のCPUにおいて用いられる割り込み同
期回路の電気回路のブロック図である。 第14図、第15図、第16図及び第17図は、それぞれ、第１
図から第３図までのCPUでの命令の実行のためのイベン
トを示す第10図または第11図と同様なタイミング図であ
り、様々な場面を説明する。 第18図は、第１図、第２図、第３図及び第６図のシステ
ムにおいて使用されるメモリの物理的メモリマップ図で
ある。 第19図は、第１図、第２図、第３図及び第６図のシステ
ムにおいて使用されるメモリの仮想的メモリマップ図で
ある。 第20図は、第２図または第３図によるCPUにおけるマイ
クロプロセッサチップにおける仮想アドレスとTLBエン
トリのフォーマットの図である。 第21図は、第１図、第２図、第３図及び第６図のシステ
ムにおいて使用されるグローバルメモリモジュールのメ
モリマップにおける専用メモリの位置の説明図である。 第22図は、本発明の１実施例によるシステムで使用され
るフォールトトレラントな電源の回路図である。 11,12,13……プロセッサ（CPU）、14,15……メモリモジ
ュール、16……ローカルメモリ、17……クロック発振
器、21,22,23……バス、24,25……入出力バス、26,27…
…入出力プロセッサ、28……バス、29……バスインター
フェースモジュール、30……I/Oコントローラ、31……
ラジアルライン、32……システムステータスバス、33…
…肯定応答／ステータスバス、40……マイクロプロセッ
サチップ、41,42,43……ローカルバス、44,45……キャ
ッシュメモリ、46……浮動小数点コプロセッサ、50……
ライトバッファ、51……リードバッファ、52……ライト
バッファバイパス、53……データバス、54……アドレス
バス、55……制御バス、56……バスインターフェース、
57……多重アドレス／データバス、58……コマンドライ
ン、60……メモリコントローラ、61……ローカルレジス
タ、62……不揮発性メモリ、65……割り込み回路、71…
…サイクルカウンタ、72……リフレッシュカウンタ、73
……カウンタ、74……DMA回路、76……レジスタ、77…
…ALU、78……シフタ、81……プロセッサバス構造、82
……命令デコーダ、83……トランスレーションルックア
サイドバッファ（TLB）、84……仮想アドレスバス、87
……パイプライン及びバス制御回路、91,92,93……入力
／出力ボート、94,95,96……レジスタ、100……ボート
回路、101……データバス、102……アドレスバス、103
……コマンドバス、104……DRAM、105……メモリコント
ローラ、106……制御・ステータスレジスタ、107……不
揮発性RAM、108……ライトプロテクト、109……バスイ
ンターフェース、110……アービトレータ回路、114……
リードレジスタ、117……コントローラ、118……リフレ
ッシュカウンタ、119……割り込みボート回路、121,122
……ボート、123……双方向多重アドレス／データバ
ス、124……双方向コマンドバス、126……ステートマシ
ン、127,128……ラッチ、130……内部ステータス・制御
レジスタ、131……バスインターフェース、132……マル
チプレクサ、133……制御・データ転送レジスタ、135…
…割り込み分配器、136……割り込みボータ、138……保
持レジスタ、141……ローカルメモリエリア、142……グ
ローバルメモリエリア、143……核エリア、144……核デ
ータエリア、145……ユーザプログラムページエリア、1
46……ユーザページエリア、147……ディスクバッファ
エリア、149……I/Oステージングエリア、160……交流
電力ライン、161……電力分配ユニット、162,163……バ
ッテリパック、164,165……バルク電源、166,167……直
流分配バス、168……DC−DCコンバータ、169……システ
ムファン、170……保守・診断プロセッサ、
フロントページの続き (72)発明者 ダグラス・イー・ジュウエット アメリカ合衆国 78727 テキサス、オー スチン、ウィクリフ・レイン 12401番 (72)発明者 ピーター・シー・ノーウッド アメリカ合衆国 78728 テキサス、オー スチン、クラッテンホフ・ドライブ 2200 番 (72)発明者 ケニス・シー・ディベッカー アメリカ合衆国 78717 テキサス、オー スチン、モノナ・コウブ 15702番 (72)発明者 ニキール・エー・メータ アメリカ合衆国 78758 テキサス、オー スチン、プライリエ・ヘン・コウブ 1715 番 (72)発明者 ジョン・デイビッド・アリソン アメリカ合衆国 78703 テキサス、オー スチン、ウィンザー・ロード 1406番、 202号 (72)発明者 ロバート・タブリュー・ホースト アメリカ合衆国 61821 イリノイ、シャ ンペイン ローブソン・パーク・ドライブ 2804番 (56)参考文献 特開 昭52−60540（ＪＰ，Ａ) 特開 昭57−13565（ＪＰ，Ａ) 特開 昭51−87935（ＪＰ，Ａ) 特開 昭54−72647（ＪＰ，Ａ) 特開 昭54−143037（ＪＰ，Ａ) 特開 昭57−14952（ＪＰ，Ａ) 特開 昭62−160540（ＪＰ，Ａ) 特公 昭52−6584（ＪＰ，Ｂ２) 米国特許4733353（ＵＳ，Ａ) 米国特許4228496（ＵＳ，Ａ) 英国特許4453215（ＧＢ，Ａ)

Claims (37)

    【特許請求の範囲】
  1. 【請求項１】（ａ）実質的に同一の構成を備え、実質的
    に同一の命令ストリームを実行する第１、第２及び第３
    のCPUと、 （ｂ）実質的に同一の構成を備え、実質的に同一のデー
    タを格納できる第１と第２のメモリモジュールと、 （ｃ）上記の第１、第２および第３のCPUが上記の第１
    と第２のメモリモジュールに別々にかつ２重にアクセス
    するように、第１、第２及び第３のCPUの各々を個々に
    上記の第１と第２のメモリモジュールの各々に結合する
    バスと、 （ｄ）上記の第１メモリモジュールに結合される第１入
    力／出力バス、及び、上記の第２メモリモジュールに結
    合される第２入力／出力バスと、 （ｅ）上記の第１と第２の入力／出力バスの双方に結合
    された第１入力／出力プロセッサ、及び、上記の第１と
    第２の入力／出力バスの双方に結合された第２入力／出
    力プロセッサとからなるフォールトトレラントなコンピ
    ュータシステム。
  2. 【請求項２】請求項１に記載されたシステムにおいて、 上記の第１、第２及び第３のCPUがメモリ参照のイベン
    トのさいに緩く同期されるフォールトトレラントなコン
    ピュータシステム。
  3. 【請求項３】請求項２に記載されたシステムにおいて、 上記の第１と第２のメモリモジュールへの上記の全CPU
    によるアクセスを検出し、アクセスがより早く起こった
    ために上記の全CPUの中の最後のCPUが上記のアクセスを
    実行するまで待たねばならないいずれかのCPUをストー
    ルすることにより、上記の第１、第２及び第３のCPUが
    メモリ参照のイベントのさいに緩く同期されるフォール
    トトレラントなコンピュータシステム。
  4. 【請求項４】請求項１に記載されたシステムにおいて、 上記の第１、第２及び第３のCPUが、上記の実行が非同
    期であるような独立したクロックをもとに作動するフォ
    ールトトレラントなコンピュータシステム。
  5. 【請求項５】請求項１に記載されたシステムにおいて、 上記の２個のメモリモジュールの一方がプライマリメモ
    リと指定され、他方がバックアップメモリとして指定さ
    れ、全CPUによるライト動作が上記の両メモリモジュー
    ルにおいて実行されるが、しかしリード動作において
    は、上記の全CPUがプライマリメモリからのみデータを
    受け取り、そして、どの時間においても、バックアップ
    メモリモジュールがプライマリメモリとして指定でき、
    プライマリメモリがプライマリメモリとして指定できる
    フォールトトレラントなコンピュータシステム。
  6. 【請求項６】請求項１に記載されたシステムにおいて、 上記の第１と第２の入力／出力バスの両方に結合された
    少なくとも１個の追加の入力／出力プロセッサを備える
    フォールトトレラントなコンピュータシステム。
  7. 【請求項７】請求項１に記載されたシステムにおいて、 上記のメモリモジュールが上記のメモリ参照をボートす
    るための手段を備え、上記のメモリ参照をボートするた
    めの上記の手段においてメモリライトのためだけにデー
    タがボートされ、アドレスとコマンドがメモリリードと
    メモリライトの両方のためだけにボートされるフォール
    トトレラントなコンピュータシステム。
  8. 【請求項８】請求項７に記載されたシステムにおいて、 上記のメモリモジュールの各々がランダムアクセスメモ
    リを備え、このランダムアクセスメモリが上記のボート
    するための手段の動作と並列にアクセスされるフォール
    トトレラントなコンピュータシステム。
  9. 【請求項９】請求項１に記載されたシステムにおいて、 上記の第１、第２及び第３のCPUの１つが故障したとき
    に、そのCPUがオフラインに置かれ、残りの２個のCPUが
    上記の命令ストリームを実行することを続けるフォール
    トトレラントなコンピュータシステム。
  10. 【請求項１０】（ａ）それぞれ所定の命令ストリームを
    実行する第１、第２及び第３のCPUと、 （ｂ）上記のCPUによる上記の命令ストリームの実行に
    対応して同じデータを格納する第１と第２のメモリモジ
    ュールと、 （ｃ）上記の第１、第２及び第３のCPUが上記の第１と
    第２のメモリモジュールに別々にかつ２重にアクセスす
    るように、第１、第２及び第３のCPUの各々を個々に上
    記の第１と第２のメモリモジュールの各々に結合するバ
    スと、 （ｄ）上記の第１メモリモジュールに結合される第１入
    力／出力バス、及び、上記の第２メモリモジュールに結
    合される第２入力／出力バスと、 （ｅ）上記の第１と第２の入力／出力バスの双方に結合
    された第１入力／出力プロセッサ、及び、上記の第１と
    第２の入力／出力バスの双方に結合された第２入力／出
    力プロセッサとからなり、 （ｆ）上記の第１、第２及び第３のCPUによる上記の第
    １と第２のメモリモジュールへのアクセスを検出し、か
    つ、上記の複数のCPUの中の最後のCPUが上記のアクセス
    を実行するまで、先にアクセスを実行したCPUをストー
    ルし、その後にアクセスを許可することにより、上記の
    第１と第２のメモリモジュールへのアクセスのために上
    記の第１、第２及び第3CPUを同期するフォールトトレラ
    ントなコンピュータシステム。
  11. 【請求項１１】第１、第２及び第３のCPUと第１及び第
    ２のメモリモジュールとを備えるコンピュータシステム
    を動作させるための方法であって、 前記第１、第２及び第３のCPUの各々に対して、個別の
    クロックによって非同期でクロックをかけるステップ
    と、 前記非同期でクロックをかけるステップに並行して、前
    記第１、第２及び第３のCPUの各々において同一の命令
    ストリームを実行するステップと、 前記命令ストリームを実行するステップに並行して若し
    くはその後に、前記第１及び第２のメモリモジュールに
    同一のデータを格納するステップと、 各CPUが複数の連続する命令を非同期で実行した後に、
    前記第１及び第２のメモリモジュールの各々に対して前
    記第１、第２及び第３のCPUの各々によって個別に非同
    期のメモリ参照を行なうステップであって、前記第１、
    第２及び第３のCPUから前記第１及び第２のメモリモジ
    ュールの両方に対する前記非同期のメモリ参照をボート
    し、ボートされた１つの非同期のメモリ参照が前記第１
    及び第２のメモリモジュールを非同期でアクセスするた
    めに使用されるようにするステップを含むステップと、 前記第１、第２及び第３のCPUのすべてから前記メモリ
    参照が受け取られたときに、該メモリ参照に応答して前
    記第１及び第２のメモリモジュールに対する格納又は呼
    び出し動作を行なうステップと を備えるコンピュータシステムの動作方法。
  12. 【請求項１２】請求項11に記載された方法において、 前記第１のメモリモジュールに結合された第１の入力／
    出力バスと前記第２のメモリモジュールに結合された第
    ２の入力／出力バスとに対して別々に入力／出力機能を
    実行するステップと、 前記第１及び第２の入力／出力バスの両方に結合された
    第１の入力／出力プロセッサにおいて、及び、前記第１
    及び第２の入力／出力バスの両方に結合された第２の入
    力／出力プロセッサにおいて、上記の入力／出力機能を
    処理するステップと を更に備えたコンピュータシステムの動作方法。
  13. 【請求項１３】請求項11に記載された方法において、 前記第１のメモリモジュールに結合された第１の入力／
    出力バスと前記第２のメモリモジュールに結合された第
    ２の入力／出力バスとに対して別々に入力／出力機能を
    実行するステップと、 前記第１及び第２の入力／出力バスの両方に結合された
    少なくとも１個の追加の入力／出力プロセッサにおいて
    上記の入力／出力機能を処理するステップと を更に備えたコンピュータシステムの動作方法。
  14. 【請求項１４】第１及び第２のメモリ手段と、それぞれ
    が或るアドレス範囲を持つ第１、第２及び第３のCPU
    と、該CPUと該メモリ手段に結合する第１、第２及び第
    ３のメモリアクセスバスとを備えるコンピュータシステ
    ムを動作させるための方法であって、 前記第１、第２及び第３のCPUにおいて、或る与えられ
    た同一の命令ストリームを実行するステップと、 前記命令ストリームを実行するステップに並行して、前
    記第１、第２及び第３のCPUの各々によって複数の連続
    する命令を非同期で実行した後に前記第１、第２及び第
    ３のメモリアクセスバスの各１つで起る非同期のメモリ
    アクセスを発生するステップと、 前記命令ストリームを実行するステップに並行して若し
    くはその後に、前記第１、第２及び第３のメモリアクセ
    スバスを介して前記第１及び第２のメモリ手段の各々に
    対する非同期のメモリアクセスを実行するステップと、 前記命令ストリームを実行するステップに並行して若し
    くはその後に、前記CPUの前記アドレス範囲内で前記第
    １及び第２のメモリ手段のそれぞれにおける同一のアド
    レス空間内に同じデータを２重に格納するステップと、 前記非同期のメモリアクセスを実行するステップに並行
    して若しくはその後に、前記第１、第２及び第３のメモ
    リアクセスバスからメモリアクセスが受け取られたとき
    に前記第１及び第２のメモリ手段における前記メモリア
    クセスの各１つをボートするステップであって、このボ
    ートに際して該メモリアクセスを示す情報を比較するこ
    とを含んでいるステップと、 同じデータを提供する前記第１、第２及び第３のメモリ
    アクセスバスの少なくとも２つに応答して前記非同期の
    メモリアクセスを完成するステップと を備えるコンピュータシステムの動作方法。
  15. 【請求項１５】或る与えられた同一の命令ストリームを
    それぞれ実行するものであって、それぞれ或るアドレス
    範囲を持つと共にそれぞれ別々のメモリアクセスポート
    を持っている第１、第２及び第３のCPUと、 前記CPUの前記アドレス範囲内で同一のアドレス空間を
    それぞれ持っており、この同一のアドレス空間において
    同じデータを２重に格納する第１及び第２のメモリ手段
    であって、それぞれ、前記第１、第２及び第３のCPUの
    メモリアクセスポートに結合された第１、第２及び第３
    の入力／出力ポートを持っている前記第１及び第２のメ
    モリ手段と、 前記第１、第２及び第３の入力／出力ポートの各１つに
    結合され、前記CPUによって複数の連続する命令を非同
    期で実行した後に起る非同期アクセス時に前記ポートに
    現われる情報を比較し、前記ポートの少なくとも２つに
    現われる同じ情報に応答してのみそのような非同期のア
    クセスが完了することを許すボート手段と を備えるコンピュータシステム。
  16. 【請求項１６】第１と第２の入力／出力バスを備え、上
    記の第１と第２のメモリ手段が各々別々の周辺入力／出
    力ポートを備え、上記の第１と第２の入力／出力バスが
    上記の第１と第２のメモリ手段の上記の入力／出力ポー
    トに別々に結合される請求項15に記載のコンピュータシ
    ステム。
  17. 【請求項１７】全３個の前記第１、第２及び第３のCPU
    が厳密に同じメモリ参照を実行するまでメモリ参照の実
    行をストールすることにより上記の全CPUにおける命令
    ストリームの実行を同期する手段を備える請求項15に記
    載のコンピュータシステム。
  18. 【請求項１８】前記情報が書込み動作のためのアドレス
    及びデータの情報を含む請求項15に記載のコンピュータ
    システム。
  19. 【請求項１９】前記CPUの各々が別々のクロックを備え
    て非同期に動作し、前記第１及び第２のメモリ手段の各
    々が別々のクロックを備え、これにより、上記のCPUと
    メモリ手段が全て非同期に動作する請求項15に記載のコ
    ンピュータシステム。
  20. 【請求項２０】メモリ参照のイベント時において、より
    遅いCPUが追い着くまで先行するCPUをストールすること
    によりこれらのCPUが相互に緩く同期化される請求項19
    に記載のコンピュータシステム。
  21. 【請求項２１】（ａ）第１、第２及び第３のCPUにおい
    て同じ命令ストリームを実行するステップと、 （ｂ）上記の第１、第２及び第３のCPUの各々において
    別々の第１、第２及び第３のメモリアドレスバスで命令
    アドレスを発生するステップと、 （ｃ）実質的に第１、第２及び第３のメモリバスを介し
    て上記の第１と第２のメモリ手段の各々にメモリアクセ
    スを実行するステップを含み、上記のCPUのアドレス範
    囲内で実質的に同一のアドレス空間を備える第１と第２
    のメモリ手段に２重のデータを格納するステップと、 （ｄ）上記のメモリアクセスを表す情報を比較するステ
    ップを含み、上記の第１、第２及び第３のメモリアクセ
    スバスから受け取ったときに上記の第１と第２のメモリ
    手段において上記のメモリアクセスの各々をボートする
    ステップと、 （ｅ）上記のアドレスバスの少なくとも２個が同じその
    ような情報を示す場合にのみ上記のアクセスが完了する
    ことを可能にするステップとを備えるコンピュータシス
    テム作動法。
  22. 【請求項２２】請求項21に記載された方法において、 上記の第１、第２及び第３のCPUが実質的に同時に同じ
    命令ストリームを実行することにより上記のCPUを同期
    するステップを含み、上記のCPUを同期する上記のステ
    ップが、全３個の第１、第２及び第３のCPUが同時に同
    じ命令を実行しているときまでメモリアクセスをストー
    ルするステップを含むコンピュータシステム作動法。
  23. 【請求項２３】請求項22に記載された方法において、 上記の同期のステップが、全３個の第１、第２及び第３
    のCPUが割り込みが示されたときに同じ命令を実行して
    いるように全CPUの外部割り込みの実施の時間を合わせ
    るステップを含むコンピュータシステム作動法。
  24. 【請求項２４】第１及び第２のメモリ手段を備え、それ
    ぞれ１つのアドレス範囲を有する第１、第２及び第３の
    CPUを備え、上記のCPUとメモリ手段を結合する第１、第
    ２及び第３のメモリアクセスバスを有するコンピュータ
    システムにおいて、 （ａ）第１、第２及び第３のCPUにおいて所定の命令ス
    トリームを実行するステップと、 （ｂ）上記の第１、第２及び第３のCPUの各々において
    別々の第１、第２及び第３のメモリアドレスバスで命令
    アドレスを発生するステップと、 （ｃ）上記の第１、第２及び第３のメモリバスを介して
    上記の第１と第２のメモリ手段の各々にメモリアクセス
    を実行するステップと、 （ｄ）上記のCPUのアドレス範囲内で上記の第１と第２
    のメモリ手段の同一アドレス空間に２重のデータを格納
    するステップと、 （ｅ）上記のメモリアクセスを表す情報を比較するステ
    ップを含み、上記の第１、第２及び第３のメモリアクセ
    スバスから受け取ったときに上記の第１と第２のメモリ
    手段において上記のメモリアクセスの各々をボートする
    ステップと、 （ｆ）同じデータを表す上記の第１、第２及び第３のメ
    モリアクセスバスの少なくとも２個に応答して上記のア
    クセスが完了するステップとを備えるコンピュータシス
    テム作動法。
  25. 【請求項２５】第１及び第２のプロセッサと、複数のメ
    モリモジュールと、入力／出力装置を制御するための複
    数の入力／出力処理器とを備えたコンピュータシステム
    を動作させるための方法であって、 前記プロセッサの各々において同じ命令ストリームを実
    行するステップと、 別々のアクセスポートを介して前記複数のプロセッサの
    各々によって前記メモリモジュールに非同期にアクセス
    するステップであって、前記プロセッサから前記ポート
    を介して前記メモリモジュールによって受け取られたア
    クセス要求をボートすることを含むステップと、 前記メモリモジュールと前記ポートを介して前記プロセ
    ッサによって前記複数の入力／出力処理器にアクセスす
    るステップと、 前記入力／出力処理器を介して複数の入力／出力装置に
    アクセスするステップとを備え、前記入力／出力装置の
    各々が前記入力／出力処理器の２つに結合しており、格
    納されたデータによる指定に従って或る任意の時間で前
    記入力／出力装置の各々が前記入力／出力処理器の一方
    によってのみアクセスされ、このデータは前記入力／出
    力装置の各々にアクセスする前記一対の入力／出力処理
    器の一方を指定し直すために前記プロセッサによって変
    更可能なものであることを特徴とするコンピュータシス
    テムの動作方法。
  26. 【請求項２６】前記プロセッサのアドレス範囲内で前記
    第１及び第２のメモリモジュールにおけるアドレス空間
    内に同じデータを２重に格納するステップを含む請求項
    25に記載のコンピュータシステムの動作方法。
  27. 【請求項２７】前記第１及び第２のプロセッサにより実
    行される任意の割り込みを同期化するステップを含み、
    これにより前記プロセッサが前記命令ストリームにおけ
    る同じ命令で同じ割り込みを実行するようにした請求項
    25に記載のコンピュータシステムの動作方法。
  28. 【請求項２８】前記同期化するステップが、全ての前記
    プロセッサが同時に同じメモリアクセスを実行するよう
    になるまでメモリアクセスの実行をストールすることを
    含む請求項27に記載のコンピュータシステムの動作方
    法。
  29. 【請求項２９】前記同期化するステップが、全ての前記
    プロセッサが同時に同じ割り込みを実行するようになる
    まで前記プロセッサの割り込みの実行をストールするこ
    とを含む請求項27に記載のコンピュータシステムの動作
    方法。
  30. 【請求項３０】（ａ）多重のCPUと、 （ｂ）各CPUから別々のポートを介して上記の全CPUによ
    ってアクセスされ、全CPUから受け取られた要求をボー
    トする複数の冗長性モジュールと、 （ｃ）上記のCPUにより上記のポートと上記のモジュー
    ルとを介してアクセスされる複数の冗長性入力／出力プ
    ロセッサと、 （ｄ）上記の全CPUによって格納されるデータ（このデ
    ータは下記の入力／出力装置をアクセスする入力／出力
    プロセッサを再指定するために上記の全CPUによって変
    更可能である）によって指定されたときに上記の入力／
    出力プロセッサの１個によってアクセスされる複数の入
    力／出力装置を備えたコンピュータシステム。
  31. 【請求項３１】請求項30に記載されたシステムにおい
    て、 上記の多重のCPUが同じ命令ストリームを実行するコン
    ピュータシステム。
  32. 【請求項３２】請求項30に記載されたシステムにおい
    て、 上記の入力／出力プロセッサにおいて故障を検出するた
    めの手段を含み、上記の全CPUによって格納された上記
    のデータが上記の入力／出力装置におけるレジスタのア
    ドレスであり、上記の入力／出力プロセッサの各１個が
    上記のモジュールの２個を介して上記の全CPUによって
    アクセスされるコンピュータシステム。
  33. 【請求項３３】（ａ）冗長性モジュールによって全CPU
    から受け取られる要求をボートすることを含み、多重の
    CPUにより各CPUから別々のポートを介して複数の冗長性
    モジュールをアクセスするステップと、 （ｂ）上記のポートと上記のモジュールとを介して上記
    の全CPUによって冗長性入力／出力プロセッサをアクセ
    スするステップと、 （ｃ）上記の入力／出力プロセッサを介して複数の入力
    ／出力装置をアクセスし、各入力／出力装置は、上記の
    全CPUによって格納されたデータによって指定された１
    個の入力／出力プロセッサによってアクセスされ、上記
    のデータは、各入力／出力装置をアクセスする入力／出
    力プロセッサを再指定する全CPUによって変更できるス
    テップを備えた、多重のCPUを備えたコンピュータシス
    テム作動法。
  34. 【請求項３４】請求項33に記載された方法において、 上記の多重のCPUが同じ命令ストリームを実行し、上記
    のモジュールがメモリモジュールである、多重のCPUを
    備えたコンピュータシステム作動法。
  35. 【請求項３５】請求項33に記載された方法において、 上記の入力／出力プロセッサにおける故障を検出するス
    テップを備え、上記のCPUによって格納された上記のデ
    ータが上記の入力／出力装置におけるレジスタのアドレ
    スである、多重のCPUを備えたコンピュータシステムの
    作動法。
  36. 【請求項３６】請求項33に記載された方法において、 上記の各入力／出力プロセッサが上記のモジュールの２
    個を介して上記のCPUによってアクセスされる、多重のC
    PUを備えたコンピュータシステム作動法。
  37. 【請求項３７】第１と第２のメモリモジュールの第１と
    第２のアクセスポートを有する第１、第２及び第３のプ
    ロセッサを有するコンピュータシステムにおいて、 （ａ）少なくとも第１と第２のプロセッサにおいて所定
    の命令ストリームを実行するステップと、 （ｂ）上記の第１、第２及び第３のプロセッサの各々に
    よって第１と第２のアクセスポートを分けるように向け
    られるリモートアクセスを上記の第１、第２及び第３の
    のプロセッサの各々において発生するステップと、 （ｃ）上記の第１と第２のアクセスポートで上記のリモ
    ートアクセスの各１つを検出し、リモートアクセスが第
    １と第２の両方のアクセスポートで検出されるまで上記
    の第１、第２及び第３ののプロセッサにおける命令の実
    行をストールするステップを備えたコンピュータシステ
    ム作動法。
JP1322461A 1988-12-09 1989-12-11 フォールトトレラントな能力を備えたコンピュータ Expired - Fee Related JPH079625B2 (ja)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US28262988A 1988-12-09 1988-12-09
US28254088A 1988-12-09 1988-12-09
US28246988A 1988-12-09 1988-12-09
US28357488A 1988-12-13 1988-12-13
US07/283,573 US4965717A (en) 1988-12-09 1988-12-13 Multiple processor system having shared memory with private-write capability
US283574 1988-12-13
US282629 1988-12-13
EP90105102A EP0447577A1 (en) 1988-12-09 1990-03-19 High-performance computer system with fault-tolerant capability
EP90105103A EP0447578A1 (en) 1988-12-09 1990-03-19 Memory management in high-performance fault-tolerant computer system
AU52027/90A AU628497B2 (en) 1988-12-09 1990-03-20 Memory management in high-performance fault-tolerant computer systems

Publications (2)

Publication Number Publication Date
JPH02202636A JPH02202636A (ja) 1990-08-10
JPH079625B2 true JPH079625B2 (ja) 1995-02-01

Family

ID=41040648

Family Applications (3)

Application Number Title Priority Date Filing Date
JP1322462A Pending JPH02202637A (ja) 1988-12-09 1989-12-11 フォールトトレラントコンピュータにおけるメモリ管理システム
JP1322461A Expired - Fee Related JPH079625B2 (ja) 1988-12-09 1989-12-11 フォールトトレラントな能力を備えたコンピュータ
JP6054483A Pending JPH0713789A (ja) 1988-12-09 1994-02-28 フォールトトレラントコンピュータにおけるメモリ管理システム

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP1322462A Pending JPH02202637A (ja) 1988-12-09 1989-12-11 フォールトトレラントコンピュータにおけるメモリ管理システム

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP6054483A Pending JPH0713789A (ja) 1988-12-09 1994-02-28 フォールトトレラントコンピュータにおけるメモリ管理システム

Country Status (7)

Country Link
US (7) US4965717A (ja)
EP (5) EP0372578A3 (ja)
JP (3) JPH02202637A (ja)
AT (1) ATE158879T1 (ja)
AU (1) AU628497B2 (ja)
CA (2) CA2003342A1 (ja)
DE (1) DE68928360T2 (ja)

Families Citing this family (432)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
CA2003338A1 (en) * 1987-11-09 1990-06-09 Richard W. Cutts, Jr. Synchronization of fault-tolerant computer system having multiple processors
JPH02103656A (ja) * 1988-10-12 1990-04-16 Fujitsu Ltd 主記憶参照の遂次化制御方式
US4965717A (en) 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
AU625293B2 (en) * 1988-12-09 1992-07-09 Tandem Computers Incorporated Synchronization of fault-tolerant computer system having multiple processors
US5148533A (en) * 1989-01-05 1992-09-15 Bull Hn Information Systems Inc. Apparatus and method for data group coherency in a tightly coupled data processing system with plural execution and data cache units
EP0378415A3 (en) * 1989-01-13 1991-09-25 International Business Machines Corporation Multiple instruction dispatch mechanism
US5276828A (en) * 1989-03-01 1994-01-04 Digital Equipment Corporation Methods of maintaining cache coherence and processor synchronization in a multiprocessor system using send and receive instructions
IT1228728B (it) * 1989-03-15 1991-07-03 Bull Hn Information Syst Sistema multiprocessore con replicazione di dati globali e due livelli di unita' di traduzione indirizzi.
NL8901825A (nl) * 1989-07-14 1991-02-01 Philips Nv Pijplijnsysteem met multi-resolutie dataverwerking op echte-tijd-basis.
US5307468A (en) * 1989-08-23 1994-04-26 Digital Equipment Corporation Data processing system and method for controlling the latter as well as a CPU board
JPH0666056B2 (ja) * 1989-10-12 1994-08-24 甲府日本電気株式会社 情報処理システム
US5551050A (en) * 1989-12-20 1996-08-27 Texas Instruments Incorporated System and method using synchronized processors to perform real time internal monitoring of a data processing device
US5317752A (en) * 1989-12-22 1994-05-31 Tandem Computers Incorporated Fault-tolerant computer system with auto-restart after power-fall
US5327553A (en) * 1989-12-22 1994-07-05 Tandem Computers Incorporated Fault-tolerant computer system with /CONFIG filesystem
US5295258A (en) 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
SG49752A1 (en) * 1990-01-05 1998-06-15 Sun Microsystems Inc High speed active bus
US5263163A (en) * 1990-01-19 1993-11-16 Codex Corporation Arbitration among multiple users of a shared resource
JPH0748190B2 (ja) * 1990-01-22 1995-05-24 株式会社東芝 キャッシュメモリ内蔵マイクロプロセッサ
DE69123987T2 (de) * 1990-01-31 1997-04-30 Hewlett Packard Co Stossbetrieb für Mikroprozessor mit externem Systemspeicher
US5680574A (en) * 1990-02-26 1997-10-21 Hitachi, Ltd. Data distribution utilizing a master disk unit for fetching and for writing to remaining disk units
US6728832B2 (en) * 1990-02-26 2004-04-27 Hitachi, Ltd. Distribution of I/O requests across multiple disk units
JPH03254497A (ja) * 1990-03-05 1991-11-13 Mitsubishi Electric Corp マイクロコンピュータ
US5247648A (en) * 1990-04-12 1993-09-21 Sun Microsystems, Inc. Maintaining data coherency between a central cache, an I/O cache and a memory
US5289588A (en) * 1990-04-24 1994-02-22 Advanced Micro Devices, Inc. Interlock acquisition for critical code section execution in a shared memory common-bus individually cached multiprocessor system
DE69124285T2 (de) * 1990-05-18 1997-08-14 Fujitsu Ltd Datenverarbeitungssystem mit einem Eingangs-/Ausgangswegetrennmechanismus und Verfahren zur Steuerung des Datenverarbeitungssystems
US5276896A (en) * 1990-06-11 1994-01-04 Unisys Corporation Apparatus for implementing data communications between terminal devices and user programs
US5488709A (en) * 1990-06-27 1996-01-30 Mos Electronics, Corp. Cache including decoupling register circuits
US5732241A (en) * 1990-06-27 1998-03-24 Mos Electronics, Corp. Random access cache memory controller and system
DE69129252T2 (de) * 1990-08-06 1998-12-17 Ncr Int Inc Verfahren zum Betrieb eines Rechnerspeichers und Anordnung
DE59104724D1 (de) * 1990-08-14 1995-03-30 Siemens Ag Einrichtung zur funktionsüberwachung externer synchronisations-baugruppen in einem mehrrechnersystem.
GB9018993D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station interfacing means having burst mode capability
GB9019023D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station having multiplexing and burst mode capabilities
DE69023499T2 (de) * 1990-09-03 1996-06-20 Ibm Rechner mit erweitertem virtuellem Speicher.
US6108755A (en) * 1990-09-18 2000-08-22 Fujitsu Limited Asynchronous access system to a shared storage
EP0496506B1 (en) * 1991-01-25 2000-09-20 Hitachi, Ltd. Fault tolerant computer system incorporating processing units which have at least three processors
US6247144B1 (en) * 1991-01-31 2001-06-12 Compaq Computer Corporation Method and apparatus for comparing real time operation of object code compatible processors
US5465339A (en) * 1991-02-27 1995-11-07 Vlsi Technology, Inc. Decoupled refresh on local and system busses in a PC/at or similar microprocessor environment
US5303362A (en) * 1991-03-20 1994-04-12 Digital Equipment Corporation Coupled memory multiprocessor computer system including cache coherency management protocols
US5339404A (en) * 1991-05-28 1994-08-16 International Business Machines Corporation Asynchronous TMR processing system
US5233615A (en) * 1991-06-06 1993-08-03 Honeywell Inc. Interrupt driven, separately clocked, fault tolerant processor synchronization
US5319760A (en) * 1991-06-28 1994-06-07 Digital Equipment Corporation Translation buffer for virtual machines with address space match
US5280608A (en) * 1991-06-28 1994-01-18 Digital Equipment Corporation Programmable stall cycles
JPH056344A (ja) * 1991-06-28 1993-01-14 Fujitsu Ltd プログラム走行情報採取処理方式
JP3679813B2 (ja) * 1991-07-22 2005-08-03 株式会社日立製作所 並列計算機
US5421002A (en) * 1991-08-09 1995-05-30 Westinghouse Electric Corporation Method for switching between redundant buses in a distributed processing system
US5386540A (en) * 1991-09-18 1995-01-31 Ncr Corporation Method and apparatus for transferring data within a computer using a burst sequence which includes modified bytes and a minimum number of unmodified bytes
JP2520544B2 (ja) * 1991-09-26 1996-07-31 インターナショナル・ビジネス・マシーンズ・コーポレイション タスクのオ―バ―ラン状態を監視する方法及びタスク実行サイクルのオ―バ―ランを検出する装置
WO1993009494A1 (en) * 1991-10-28 1993-05-13 Digital Equipment Corporation Fault-tolerant computer processing using a shadow virtual processor
EP0543032A1 (en) * 1991-11-16 1993-05-26 International Business Machines Corporation Expanded memory addressing scheme
US5379417A (en) * 1991-11-25 1995-01-03 Tandem Computers Incorporated System and method for ensuring write data integrity in a redundant array data storage system
US5313628A (en) * 1991-12-30 1994-05-17 International Business Machines Corporation Component replacement control for fault-tolerant data processing system
EP0550358A3 (en) * 1991-12-30 1994-11-02 Eastman Kodak Co Fault tolerant multiprocessor cluster
JP2500038B2 (ja) * 1992-03-04 1996-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセッサ・コンピュ―タ・システム、フォ―ルト・トレラント処理方法及びデ―タ処理システム
CA2131627A1 (en) * 1992-03-09 1993-09-16 Yu-Ping Cheng High-performance non-volatile ram protected write cache accelerator system
US5632037A (en) * 1992-03-27 1997-05-20 Cyrix Corporation Microprocessor having power management circuitry with coprocessor support
US5428769A (en) * 1992-03-31 1995-06-27 The Dow Chemical Company Process control interface system having triply redundant remote field units
AU4279793A (en) * 1992-04-07 1993-11-08 Video Technology Computers, Ltd. Self-controlled write back cache memory apparatus
JP2534430B2 (ja) * 1992-04-15 1996-09-18 インターナショナル・ビジネス・マシーンズ・コーポレイション フォ―ルト・トレランスのあるコンピュ―タ・システム出力の合致を達成するための方法
DE4219005A1 (de) * 1992-06-10 1993-12-16 Siemens Ag Rechnersystem
AU4400893A (en) * 1992-06-12 1994-01-04 Dow Chemical Company, The Stealth interface for process control computers
US5583757A (en) * 1992-08-04 1996-12-10 The Dow Chemical Company Method of input signal resolution for actively redundant process control computers
US5537655A (en) * 1992-09-28 1996-07-16 The Boeing Company Synchronized fault tolerant reset
US5379415A (en) * 1992-09-29 1995-01-03 Zitel Corporation Fault tolerant memory system
JPH06214969A (ja) * 1992-09-30 1994-08-05 Internatl Business Mach Corp <Ibm> 情報通信方法および装置
US6951019B1 (en) * 1992-09-30 2005-09-27 Apple Computer, Inc. Execution control for processor tasks
US5434997A (en) * 1992-10-02 1995-07-18 Compaq Computer Corp. Method and apparatus for testing and debugging a tightly coupled mirrored processing system
US6237108B1 (en) * 1992-10-09 2001-05-22 Fujitsu Limited Multiprocessor system having redundant shared memory configuration
US5781715A (en) * 1992-10-13 1998-07-14 International Business Machines Corporation Fault-tolerant bridge/router with a distributed switch-over mechanism
US5448716A (en) * 1992-10-30 1995-09-05 International Business Machines Corporation Apparatus and method for booting a multiple processor system having a global/local memory architecture
EP0596410B1 (en) * 1992-11-04 1999-07-28 Digital Equipment Corporation Detection of command synchronisation error
US5327548A (en) * 1992-11-09 1994-07-05 International Business Machines Corporation Apparatus and method for steering spare bit in a multiple processor system having a global/local memory architecture
EP0600623B1 (en) * 1992-12-03 1998-01-21 Advanced Micro Devices, Inc. Servo loop control
US6496940B1 (en) * 1992-12-17 2002-12-17 Compaq Computer Corporation Multiple processor system with standby sparing
US5751932A (en) * 1992-12-17 1998-05-12 Tandem Computers Incorporated Fail-fast, fail-functional, fault-tolerant multiprocessor system
US6157967A (en) * 1992-12-17 2000-12-05 Tandem Computer Incorporated Method of data communication flow control in a data processing system using busy/ready commands
JP2826028B2 (ja) * 1993-01-28 1998-11-18 富士通株式会社 分散メモリ型プロセッサシステム
US5845329A (en) * 1993-01-29 1998-12-01 Sanyo Electric Co., Ltd. Parallel computer
JPH0773059A (ja) * 1993-03-02 1995-03-17 Tandem Comput Inc フォールトトレラント型コンピュータシステム
US5473770A (en) * 1993-03-02 1995-12-05 Tandem Computers Incorporated Fault-tolerant computer system with hidden local memory refresh
DE59302826D1 (de) * 1993-03-16 1996-07-11 Siemens Ag Synchronisationsverfahren für Automatisierungssysteme
JP2819982B2 (ja) * 1993-03-18 1998-11-05 株式会社日立製作所 範囲指定可能なキャッシュ一致保証機能を有するマルチプロセッサシステム
JP2784440B2 (ja) * 1993-04-14 1998-08-06 インターナショナル・ビジネス・マシーンズ・コーポレイション データ・ページの転送制御方法
US5479599A (en) * 1993-04-26 1995-12-26 International Business Machines Corporation Computer console with group ICON control
US5381541A (en) * 1993-05-26 1995-01-10 International Business Machines Corp. Computer system having planar board with single interrupt controller and processor card with plural processors and interrupt director
JP3004861U (ja) * 1993-06-04 1994-11-29 ディジタル イクイプメント コーポレイション 密接に結合された二重のコントローラモジュールを用いた欠陥許容式の記憶装置用制御システム
US5435001A (en) * 1993-07-06 1995-07-18 Tandem Computers Incorporated Method of state determination in lock-stepped processors
US5909541A (en) * 1993-07-14 1999-06-01 Honeywell Inc. Error detection and correction for data stored across multiple byte-wide memory devices
JPH0793274A (ja) * 1993-07-27 1995-04-07 Fujitsu Ltd データ転送方式及びデータ転送装置
US5572620A (en) * 1993-07-29 1996-11-05 Honeywell Inc. Fault-tolerant voter system for output data from a plurality of non-synchronized redundant processors
US5530907A (en) * 1993-08-23 1996-06-25 Tcsi Corporation Modular networked image processing system and method therefor
US5548711A (en) * 1993-08-26 1996-08-20 Emc Corporation Method and apparatus for fault tolerant fast writes through buffer dumping
JPH07129456A (ja) * 1993-10-28 1995-05-19 Toshiba Corp コンピュータシステム
US5604863A (en) * 1993-11-01 1997-02-18 International Business Machines Corporation Method for coordinating executing programs in a data processing system
US5504859A (en) * 1993-11-09 1996-04-02 International Business Machines Corporation Data processor with enhanced error recovery
DE69435090T2 (de) * 1993-12-01 2009-06-10 Marathon Technologies Corp., Stow Rechnersystem mit Steuereinheiten und Rechnerelementen
US6161162A (en) * 1993-12-08 2000-12-12 Nec Corporation Multiprocessor system for enabling shared access to a memory
US5537538A (en) * 1993-12-15 1996-07-16 Silicon Graphics, Inc. Debug mode for a superscalar RISC processor
JPH07175698A (ja) * 1993-12-17 1995-07-14 Fujitsu Ltd ファイルシステム
US5535405A (en) * 1993-12-23 1996-07-09 Unisys Corporation Microsequencer bus controller system
US5606685A (en) * 1993-12-29 1997-02-25 Unisys Corporation Computer workstation having demand-paged virtual memory and enhanced prefaulting
JPH07219913A (ja) * 1994-01-28 1995-08-18 Fujitsu Ltd マルチプロセッサシステムの制御方法及び装置
TW357295B (en) * 1994-02-08 1999-05-01 United Microelectronics Corp Microprocessor's data writing, reading operations
US5452441A (en) * 1994-03-30 1995-09-19 At&T Corp. System and method for on-line state restoration of one or more processors in an N module redundant voting processor system
JP2679674B2 (ja) * 1994-05-02 1997-11-19 日本電気株式会社 半導体製造ライン制御装置
JPH07334416A (ja) * 1994-06-06 1995-12-22 Internatl Business Mach Corp <Ibm> コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段
US5566297A (en) * 1994-06-16 1996-10-15 International Business Machines Corporation Non-disruptive recovery from file server failure in a highly available file system for clustered computing environments
US5636359A (en) * 1994-06-20 1997-06-03 International Business Machines Corporation Performance enhancement system and method for a hierarchical data cache using a RAID parity scheme
EP0702306A1 (en) * 1994-09-19 1996-03-20 International Business Machines Corporation System and method for interfacing risc busses to peripheral circuits using another template of busses in a data communication adapter
US5530946A (en) * 1994-10-28 1996-06-25 Dell Usa, L.P. Processor failure detection and recovery circuit in a dual processor computer system and method of operation thereof
US5557783A (en) * 1994-11-04 1996-09-17 Canon Information Systems, Inc. Arbitration device for arbitrating access requests from first and second processors having different first and second clocks
US5630045A (en) * 1994-12-06 1997-05-13 International Business Machines Corporation Device and method for fault tolerant dual fetch and store
US5778443A (en) * 1994-12-14 1998-07-07 International Business Machines Corp. Method and apparatus for conserving power and system resources in a computer system employing a virtual memory
US5586253A (en) * 1994-12-15 1996-12-17 Stratus Computer Method and apparatus for validating I/O addresses in a fault-tolerant computer system
EP0745242B1 (en) * 1994-12-19 2002-11-20 Koninklijke Philips Electronics N.V. Variable data processor allocation and memory sharing
US5555372A (en) * 1994-12-21 1996-09-10 Stratus Computer, Inc. Fault-tolerant computer system employing an improved error-broadcast mechanism
FR2730074B1 (fr) * 1995-01-27 1997-04-04 Sextant Avionique Architecture de calculateur tolerante aux fautes
US5692153A (en) * 1995-03-16 1997-11-25 International Business Machines Corporation Method and system for verifying execution order within a multiprocessor data processing system
US5864654A (en) * 1995-03-31 1999-01-26 Nec Electronics, Inc. Systems and methods for fault tolerant information processing
US5727167A (en) * 1995-04-14 1998-03-10 International Business Machines Corporation Thresholding support in performance monitoring
JP3329986B2 (ja) * 1995-04-28 2002-09-30 富士通株式会社 マルチプロセッサシステム
JP3132744B2 (ja) * 1995-05-24 2001-02-05 株式会社日立製作所 二重化ｃｐｕ保守交換時の動作一致検証方式
US5632013A (en) * 1995-06-07 1997-05-20 International Business Machines Corporation Memory and system for recovery/restoration of data using a memory controller
JP3502216B2 (ja) * 1995-07-13 2004-03-02 富士通株式会社 情報処理装置
JP3595033B2 (ja) * 1995-07-18 2004-12-02 株式会社日立製作所 高信頼化コンピュータシステム
DE19529434B4 (de) * 1995-08-10 2009-09-17 Continental Teves Ag & Co. Ohg Microprozessorsystem für sicherheitskritische Regelungen
JP3526492B2 (ja) * 1995-09-19 2004-05-17 富士通株式会社 並列処理システム
US5666483A (en) * 1995-09-22 1997-09-09 Honeywell Inc. Redundant processing system architecture
US5673384A (en) * 1995-10-06 1997-09-30 Hewlett-Packard Company Dual disk lock arbitration between equal sized partition of a cluster
US5790775A (en) * 1995-10-23 1998-08-04 Digital Equipment Corporation Host transparent storage controller failover/failback of SCSI targets and associated units
US5708771A (en) * 1995-11-21 1998-01-13 Emc Corporation Fault tolerant controller system and method
US5732209A (en) * 1995-11-29 1998-03-24 Exponential Technology, Inc. Self-testing multi-processor die with internal compare points
US5802265A (en) * 1995-12-01 1998-09-01 Stratus Computer, Inc. Transparent fault tolerant computer system
US5805789A (en) * 1995-12-14 1998-09-08 International Business Machines Corporation Programmable computer system element with built-in self test method and apparatus for repair during power-on
US5812822A (en) * 1995-12-19 1998-09-22 Selway; David W. Apparatus for coordinating clock oscillators in a fully redundant computer system
US5941994A (en) * 1995-12-22 1999-08-24 Lsi Logic Corporation Technique for sharing hot spare drives among multiple subsystems
US5742823A (en) * 1996-01-17 1998-04-21 Nathen P. Edwards Total object processing system and method with assembly line features and certification of results
US5761518A (en) * 1996-02-29 1998-06-02 The Foxboro Company System for replacing control processor by operating processor in partially disabled mode for tracking control outputs and in write enabled mode for transferring control loops
JPH09251443A (ja) * 1996-03-18 1997-09-22 Hitachi Ltd 情報処理システムのプロセッサ障害回復処理方法
US5784625A (en) * 1996-03-19 1998-07-21 Vlsi Technology, Inc. Method and apparatus for effecting a soft reset in a processor device without requiring a dedicated external pin
US5724501A (en) * 1996-03-29 1998-03-03 Emc Corporation Quick recovery of write cache in a fault tolerant I/O system
DE69703236T2 (de) * 1996-04-23 2001-03-01 Allied Signal Inc Integriertes gefahrenvermeidungssystem
US6141769A (en) 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
TW320701B (ja) * 1996-05-16 1997-11-21 Resilience Corp
US5787309A (en) * 1996-05-23 1998-07-28 International Business Machines Corporation Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits
US5900019A (en) * 1996-05-23 1999-05-04 International Business Machines Corporation Apparatus for protecting memory storage blocks from I/O accesses
US5802397A (en) * 1996-05-23 1998-09-01 International Business Machines Corporation System for storage protection from unintended I/O access using I/O protection key by providing no control by I/O key entries over access by CP entity
US5724551A (en) * 1996-05-23 1998-03-03 International Business Machines Corporation Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers
US5809546A (en) * 1996-05-23 1998-09-15 International Business Machines Corporation Method for managing I/O buffers in shared storage by structuring buffer table having entries including storage keys for controlling accesses to the buffers
KR100195065B1 (ko) * 1996-06-20 1999-06-15 유기범 데이타 통신망 정합장치
US5953742A (en) * 1996-07-01 1999-09-14 Sun Microsystems, Inc. Memory management in fault tolerant computer systems utilizing a first and second recording mechanism and a reintegration mechanism
US5784386A (en) * 1996-07-03 1998-07-21 General Signal Corporation Fault tolerant synchronous clock distribution
EP0825506B1 (en) 1996-08-20 2013-03-06 Invensys Systems, Inc. Methods and apparatus for remote process control
US5790397A (en) * 1996-09-17 1998-08-04 Marathon Technologies Corporation Fault resilient/fault tolerant computing
US6000040A (en) * 1996-10-29 1999-12-07 Compaq Computer Corporation Method and apparatus for diagnosing fault states in a computer system
DE69718129T2 (de) * 1996-10-29 2003-10-23 Hitachi Ltd Redundantes Datenverarbeitungssystem
US5784394A (en) * 1996-11-15 1998-07-21 International Business Machines Corporation Method and system for implementing parity error recovery schemes in a data processing system
US6167486A (en) 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5887160A (en) * 1996-12-10 1999-03-23 Fujitsu Limited Method and apparatus for communicating integer and floating point data over a shared data path in a single instruction pipeline processor
US6161202A (en) * 1997-02-18 2000-12-12 Ee-Signals Gmbh & Co. Kg Method for the monitoring of integrated circuits
US5805606A (en) * 1997-03-13 1998-09-08 International Business Machines Corporation Cache module fault isolation techniques
US6151684A (en) * 1997-03-28 2000-11-21 Tandem Computers Incorporated High availability access to input/output devices in a distributed system
US6502208B1 (en) 1997-03-31 2002-12-31 International Business Machines Corporation Method and system for check stop error handling
US6119246A (en) * 1997-03-31 2000-09-12 International Business Machines Corporation Error collection coordination for software-readable and non-software readable fault isolation registers in a computer system
US6065139A (en) * 1997-03-31 2000-05-16 International Business Machines Corporation Method and system for surveillance of computer system operations
US5951686A (en) * 1997-03-31 1999-09-14 International Business Machines Corporation Method and system for reboot recovery
US6557121B1 (en) 1997-03-31 2003-04-29 International Business Machines Corporation Method and system for fault isolation for PCI bus errors
US6393520B2 (en) * 1997-04-17 2002-05-21 Matsushita Electric Industrial Co., Ltd. Data processor and data processing system with internal memories
US5933857A (en) * 1997-04-25 1999-08-03 Hewlett-Packard Co. Accessing multiple independent microkernels existing in a globally shared memory system
US5923830A (en) * 1997-05-07 1999-07-13 General Dynamics Information Systems, Inc. Non-interrupting power control for fault tolerant computer systems
US5896523A (en) * 1997-06-04 1999-04-20 Marathon Technologies Corporation Loosely-coupled, synchronized execution
US5991893A (en) * 1997-08-29 1999-11-23 Hewlett-Packard Company Virtually reliable shared memory
US6148387A (en) 1997-10-09 2000-11-14 Phoenix Technologies, Ltd. System and method for securely utilizing basic input and output system (BIOS) services
US6647508B2 (en) 1997-11-04 2003-11-11 Hewlett-Packard Development Company, L.P. Multiprocessor computer architecture with multiple operating system instances and software controlled resource allocation
US6542926B2 (en) 1998-06-10 2003-04-01 Compaq Information Technologies Group, L.P. Software partitioned multi-processor system with flexible resource sharing levels
US6199179B1 (en) * 1998-06-10 2001-03-06 Compaq Computer Corporation Method and apparatus for failure recovery in a multi-processor computer system
US6381682B2 (en) 1998-06-10 2002-04-30 Compaq Information Technologies Group, L.P. Method and apparatus for dynamically sharing memory in a multiprocessor system
US6332180B1 (en) 1998-06-10 2001-12-18 Compaq Information Technologies Group, L.P. Method and apparatus for communication in a multi-processor computer system
US6260068B1 (en) 1998-06-10 2001-07-10 Compaq Computer Corporation Method and apparatus for migrating resources in a multi-processor computer system
US6633916B2 (en) 1998-06-10 2003-10-14 Hewlett-Packard Development Company, L.P. Method and apparatus for virtual resource handling in a multi-processor computer system
US6965974B1 (en) * 1997-11-14 2005-11-15 Agere Systems Inc. Dynamic partitioning of memory banks among multiple agents
US6252583B1 (en) * 1997-11-14 2001-06-26 Immersion Corporation Memory and force output management for a force feedback system
US6279119B1 (en) 1997-11-14 2001-08-21 Marathon Technologies Corporation Fault resilient/fault tolerant computing
US6195748B1 (en) 1997-11-26 2001-02-27 Compaq Computer Corporation Apparatus for sampling instruction execution information in a processor pipeline
US6175814B1 (en) 1997-11-26 2001-01-16 Compaq Computer Corporation Apparatus for determining the instantaneous average number of instructions processed
US6442585B1 (en) 1997-11-26 2002-08-27 Compaq Computer Corporation Method for scheduling contexts based on statistics of memory system interactions in a computer system
US6549930B1 (en) 1997-11-26 2003-04-15 Compaq Computer Corporation Method for scheduling threads in a multithreaded processor
US6374367B1 (en) 1997-11-26 2002-04-16 Compaq Computer Corporation Apparatus and method for monitoring a computer system to guide optimization
US6237073B1 (en) 1997-11-26 2001-05-22 Compaq Computer Corporation Method for providing virtual memory to physical memory page mapping in a computer operating system that randomly samples state information
US6237059B1 (en) 1997-11-26 2001-05-22 Compaq Computer Corporation Method for estimating statistics of properties of memory system interactions among contexts in a computer system
US6332178B1 (en) 1997-11-26 2001-12-18 Compaq Computer Corporation Method for estimating statistics of properties of memory system transactions
US6163840A (en) * 1997-11-26 2000-12-19 Compaq Computer Corporation Method and apparatus for sampling multiple potentially concurrent instructions in a processor pipeline
FR2771526B1 (fr) * 1997-11-27 2004-07-23 Bull Sa Architecture pour la gestion de donnees vitales dans une machine multi-modulaire et procede pour la mise en oeuvre d'une telle architecture
US6185646B1 (en) * 1997-12-03 2001-02-06 International Business Machines Corporation Method and apparatus for transferring data on a synchronous multi-drop
US6098158A (en) * 1997-12-18 2000-08-01 International Business Machines Corporation Software-enabled fast boot
US6502149B2 (en) * 1997-12-23 2002-12-31 Emc Corporation Plural bus data storage system
US6397281B1 (en) * 1997-12-23 2002-05-28 Emc Corporation Bus arbitration system
DE69815482T2 (de) * 1997-12-24 2004-04-29 Texas Instruments Inc., Dallas Computer Anordnung mit Prozessor und Speicher-Hierarchie und sein Betriebsverfahren
JPH11203157A (ja) * 1998-01-13 1999-07-30 Fujitsu Ltd 冗長装置
US6249878B1 (en) * 1998-03-31 2001-06-19 Emc Corporation Data storage system
DE19815263C2 (de) * 1998-04-04 2002-03-28 Astrium Gmbh Vorrichtung zur fehlertoleranten Ausführung von Programmen
US6058490A (en) * 1998-04-21 2000-05-02 Lucent Technologies, Inc. Method and apparatus for providing scaleable levels of application availability
US6216051B1 (en) 1998-05-04 2001-04-10 Nec Electronics, Inc. Manufacturing backup system
US6691183B1 (en) 1998-05-20 2004-02-10 Invensys Systems, Inc. Second transfer logic causing a first transfer logic to check a data ready bit prior to each of multibit transfer of a continous transfer operation
US6148348A (en) * 1998-06-15 2000-11-14 Sun Microsystems, Inc. Bridge interfacing two processing sets operating in a lockstep mode and having a posted write buffer storing write operations upon detection of a lockstep error
US6173351B1 (en) * 1998-06-15 2001-01-09 Sun Microsystems, Inc. Multi-processor system bridge
US6473840B2 (en) * 1998-06-19 2002-10-29 International Business Machines Corporation Data processing system having a network and method for managing memory by storing discardable pages in a local paging device
US6195739B1 (en) 1998-06-29 2001-02-27 Cisco Technology, Inc. Method and apparatus for passing data among processor complex stages of a pipelined processing engine
US6513108B1 (en) 1998-06-29 2003-01-28 Cisco Technology, Inc. Programmable processing engine for efficiently processing transient data
US6101599A (en) * 1998-06-29 2000-08-08 Cisco Technology, Inc. System for context switching between processing elements in a pipeline of processing elements
US6119215A (en) 1998-06-29 2000-09-12 Cisco Technology, Inc. Synchronization and control system for an arrayed processing engine
US6836838B1 (en) 1998-06-29 2004-12-28 Cisco Technology, Inc. Architecture for a processor complex of an arrayed pipelined processing engine
US6247143B1 (en) * 1998-06-30 2001-06-12 Sun Microsystems, Inc. I/O handling for a multiprocessor computer system
JP2000067009A (ja) 1998-08-20 2000-03-03 Hitachi Ltd 主記憶共有型マルチプロセッサ
JP2002523854A (ja) * 1998-08-21 2002-07-30 クリーダンス システムズ コーポレイション 集積回路のビルトイン自己試験方法及びその装置
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
US6233690B1 (en) * 1998-09-17 2001-05-15 Intel Corporation Mechanism for saving power on long latency stalls
SE515461C2 (sv) * 1998-10-05 2001-08-06 Ericsson Telefon Ab L M Metod och arrangemang för minneshantering
US6230190B1 (en) * 1998-10-09 2001-05-08 Openwave Systems Inc. Shared-everything file storage for clustered system
US6412079B1 (en) * 1998-10-09 2002-06-25 Openwave Systems Inc. Server pool for clustered system
US6397345B1 (en) * 1998-10-09 2002-05-28 Openwave Systems Inc. Fault tolerant bus for clustered system
US6728839B1 (en) 1998-10-28 2004-04-27 Cisco Technology, Inc. Attribute based memory pre-fetching technique
US7017188B1 (en) * 1998-11-16 2006-03-21 Softricity, Inc. Method and apparatus for secure content delivery over broadband access networks
US6374402B1 (en) 1998-11-16 2002-04-16 Into Networks, Inc. Method and apparatus for installation abstraction in a secure content delivery system
US6763370B1 (en) * 1998-11-16 2004-07-13 Softricity, Inc. Method and apparatus for content protection in a secure content delivery system
US6385747B1 (en) 1998-12-14 2002-05-07 Cisco Technology, Inc. Testing of replicated components of electronic device
US6173386B1 (en) 1998-12-14 2001-01-09 Cisco Technology, Inc. Parallel processor with debug capability
US6920562B1 (en) 1998-12-18 2005-07-19 Cisco Technology, Inc. Tightly coupled software protocol decode with hardware data encryption
US7206877B1 (en) 1998-12-22 2007-04-17 Honeywell International Inc. Fault tolerant data communication network
JP3809930B2 (ja) * 1998-12-25 2006-08-16 株式会社日立製作所 情報処理装置
US6564311B2 (en) * 1999-01-19 2003-05-13 Matsushita Electric Industrial Co., Ltd. Apparatus for translation between virtual and physical addresses using a virtual page number, a physical page number, a process identifier and a global bit
US6526370B1 (en) * 1999-02-04 2003-02-25 Advanced Micro Devices, Inc. Mechanism for accumulating data to determine average values of performance parameters
US7370071B2 (en) 2000-03-17 2008-05-06 Microsoft Corporation Method for serving third party software applications from servers to client computers
US7730169B1 (en) 1999-04-12 2010-06-01 Softricity, Inc. Business method and system for serving third party software applications
US8099758B2 (en) 1999-05-12 2012-01-17 Microsoft Corporation Policy based composite file system and method
WO2000070531A2 (en) 1999-05-17 2000-11-23 The Foxboro Company Methods and apparatus for control configuration
US7089530B1 (en) 1999-05-17 2006-08-08 Invensys Systems, Inc. Process control configuration system with connection validation and configuration
US7272815B1 (en) 1999-05-17 2007-09-18 Invensys Systems, Inc. Methods and apparatus for control configuration with versioning, security, composite blocks, edit selection, object swapping, formulaic values and other aspects
US6754885B1 (en) 1999-05-17 2004-06-22 Invensys Systems, Inc. Methods and apparatus for controlling object appearance in a process control configuration system
US7096465B1 (en) 1999-05-17 2006-08-22 Invensys Systems, Inc. Process control configuration system with parameterized objects
US7043728B1 (en) 1999-06-08 2006-05-09 Invensys Systems, Inc. Methods and apparatus for fault-detecting and fault-tolerant process control
US6788980B1 (en) 1999-06-11 2004-09-07 Invensys Systems, Inc. Methods and apparatus for control using control devices that provide a virtual machine environment and that communicate via an IP network
US6501995B1 (en) 1999-06-30 2002-12-31 The Foxboro Company Process control system and method with improved distribution, installation and validation of components
AU6615600A (en) 1999-07-29 2001-02-19 Foxboro Company, The Methods and apparatus for object-based process control
US7953931B2 (en) * 1999-08-04 2011-05-31 Super Talent Electronics, Inc. High endurance non-volatile memory devices
US6499113B1 (en) * 1999-08-31 2002-12-24 Sun Microsystems, Inc. Method and apparatus for extracting first failure and attendant operating information from computer system devices
US6438710B1 (en) * 1999-08-31 2002-08-20 Rockwell Electronic Commerce Corp. Circuit and method for improving memory integrity in a microprocessor based application
WO2001016738A2 (en) * 1999-08-31 2001-03-08 Times N Systems, Inc. Efficient page ownership control
US6681341B1 (en) 1999-11-03 2004-01-20 Cisco Technology, Inc. Processor isolation method for integrated multi-processor systems
US6529983B1 (en) 1999-11-03 2003-03-04 Cisco Technology, Inc. Group and virtual locking mechanism for inter processor synchronization
US6708254B2 (en) 1999-11-10 2004-03-16 Nec Electronics America, Inc. Parallel access virtual channel memory system
US6473660B1 (en) 1999-12-03 2002-10-29 The Foxboro Company Process control system and method with automatic fault avoidance
US7555683B2 (en) * 1999-12-23 2009-06-30 Landesk Software, Inc. Inventory determination for facilitating commercial transactions during diagnostic tests
US8019943B2 (en) * 2000-01-06 2011-09-13 Super Talent Electronics, Inc. High endurance non-volatile memory devices
US6574753B1 (en) * 2000-01-10 2003-06-03 Emc Corporation Peer link fault isolation
US6779128B1 (en) 2000-02-18 2004-08-17 Invensys Systems, Inc. Fault-tolerant data transfer
US6892237B1 (en) 2000-03-28 2005-05-10 Cisco Technology, Inc. Method and apparatus for high-speed parsing of network messages
US6687851B1 (en) 2000-04-13 2004-02-03 Stratus Technologies Bermuda Ltd. Method and system for upgrading fault-tolerant systems
US6820213B1 (en) 2000-04-13 2004-11-16 Stratus Technologies Bermuda, Ltd. Fault-tolerant computer system with voter delay buffer
US6802022B1 (en) 2000-04-14 2004-10-05 Stratus Technologies Bermuda Ltd. Maintenance of consistent, redundant mass storage images
US6862689B2 (en) 2001-04-12 2005-03-01 Stratus Technologies Bermuda Ltd. Method and apparatus for managing session information
US6901481B2 (en) 2000-04-14 2005-05-31 Stratus Technologies Bermuda Ltd. Method and apparatus for storing transactional information in persistent memory
US6647516B1 (en) * 2000-04-19 2003-11-11 Hewlett-Packard Development Company, L.P. Fault tolerant data storage systems and methods of operating a fault tolerant data storage system
US6708331B1 (en) * 2000-05-03 2004-03-16 Leon Schwartz Method for automatic parallelization of software
US6675315B1 (en) * 2000-05-05 2004-01-06 Oracle International Corp. Diagnosing crashes in distributed computing systems
US6505269B1 (en) 2000-05-16 2003-01-07 Cisco Technology, Inc. Dynamic addressing mapping to eliminate memory resource contention in a symmetric multiprocessor system
US20020018211A1 (en) * 2000-06-07 2002-02-14 Megerle Clifford A. System and method to detect the presence of a target organism within an air sample using flow cytometry
US6609216B1 (en) 2000-06-16 2003-08-19 International Business Machines Corporation Method for measuring performance of code sequences in a production system
US6804703B1 (en) * 2000-06-22 2004-10-12 International Business Machines Corporation System and method for establishing persistent reserves to nonvolatile storage in a clustered computer environment
US6438647B1 (en) 2000-06-23 2002-08-20 International Business Machines Corporation Method and apparatus for providing battery-backed immediate write back cache for an array of disk drives in a computer system
EP1182569B8 (en) * 2000-08-21 2011-07-06 Texas Instruments Incorporated TLB lock and unlock operation
US6647470B1 (en) * 2000-08-21 2003-11-11 Micron Technology, Inc. Memory device having posted write per command
EP1213650A3 (en) * 2000-08-21 2006-08-30 Texas Instruments France Priority arbitration based on current task and MMU
EP1215577B1 (en) * 2000-08-21 2012-02-22 Texas Instruments Incorporated Fault management and recovery based on task-ID
US6732289B1 (en) 2000-08-31 2004-05-04 Sun Microsystems, Inc. Fault tolerant data storage system
GB2370380B (en) 2000-12-19 2003-12-31 Picochip Designs Ltd Processor architecture
US6948010B2 (en) * 2000-12-20 2005-09-20 Stratus Technologies Bermuda Ltd. Method and apparatus for efficiently moving portions of a memory block
US6990657B2 (en) * 2001-01-24 2006-01-24 Texas Instruments Incorporated Shared software breakpoints in a shared memory system
US6886171B2 (en) * 2001-02-20 2005-04-26 Stratus Technologies Bermuda Ltd. Caching for I/O virtual address translation and validation using device drivers
JP3628265B2 (ja) * 2001-02-21 2005-03-09 株式会社半導体理工学研究センター マルチプロセッサシステム装置
US6829693B2 (en) 2001-02-28 2004-12-07 International Business Machines Corporation Auxiliary storage slot scavenger
US7017073B2 (en) * 2001-02-28 2006-03-21 International Business Machines Corporation Method and apparatus for fault-tolerance via dual thread crosschecking
US6766413B2 (en) 2001-03-01 2004-07-20 Stratus Technologies Bermuda Ltd. Systems and methods for caching with file-level granularity
US6874102B2 (en) * 2001-03-05 2005-03-29 Stratus Technologies Bermuda Ltd. Coordinated recalibration of high bandwidth memories in a multiprocessor computer
EP1239369A1 (de) * 2001-03-07 2002-09-11 Siemens Aktiengesellschaft Fehlertolerante Rechneranordnung und Verfahren zum Betrieb einer derartigen Anordnung
US6754788B2 (en) * 2001-03-15 2004-06-22 International Business Machines Corporation Apparatus, method and computer program product for privatizing operating system data
US6751718B1 (en) * 2001-03-26 2004-06-15 Networks Associates Technology, Inc. Method, system and computer program product for using an instantaneous memory deficit metric to detect and reduce excess paging operations in a computer system
US7065672B2 (en) * 2001-03-28 2006-06-20 Stratus Technologies Bermuda Ltd. Apparatus and methods for fault-tolerant computing using a switching fabric
US6971043B2 (en) * 2001-04-11 2005-11-29 Stratus Technologies Bermuda Ltd Apparatus and method for accessing a mass storage device in a fault-tolerant server
US6928583B2 (en) * 2001-04-11 2005-08-09 Stratus Technologies Bermuda Ltd. Apparatus and method for two computing elements in a fault-tolerant server to execute instructions in lockstep
US6862693B2 (en) * 2001-04-13 2005-03-01 Sun Microsystems, Inc. Providing fault-tolerance by comparing addresses and data from redundant processors running in lock-step
US6996750B2 (en) 2001-05-31 2006-02-07 Stratus Technologies Bermuda Ltd. Methods and apparatus for computer bus error termination
US6799186B2 (en) * 2001-10-11 2004-09-28 International Business Machines Corporation SLA monitor calendar buffering
US7120901B2 (en) * 2001-10-26 2006-10-10 International Business Machines Corporation Method and system for tracing and displaying execution of nested functions
US7039774B1 (en) * 2002-02-05 2006-05-02 Juniper Networks, Inc. Memory allocation using a memory address pool
US6832270B2 (en) * 2002-03-08 2004-12-14 Hewlett-Packard Development Company, L.P. Virtualization of computer system interconnects
US20030217053A1 (en) 2002-04-15 2003-11-20 Bachman George E. Context control mechanism for data executed in workflows of process, factory-floor, environmental, computer aided manufacturing-based or other control system
KR100450320B1 (ko) * 2002-05-10 2004-10-01 한국전자통신연구원 디지털 티브이용 영상변환과 오류자동보정 장치 및 방법
JP3606281B2 (ja) * 2002-06-07 2005-01-05 オムロン株式会社 プログラマブルコントローラ及びｃｐｕユニット並びに特殊機能モジュール及び二重化処理方法
US7155721B2 (en) 2002-06-28 2006-12-26 Hewlett-Packard Development Company, L.P. Method and apparatus for communicating information between lock stepped processors
US7136798B2 (en) * 2002-07-19 2006-11-14 International Business Machines Corporation Method and apparatus to manage multi-computer demand
US20040044508A1 (en) * 2002-08-29 2004-03-04 Hoffman Robert R. Method for generating commands for testing hardware device models
DE10251912A1 (de) * 2002-11-07 2004-05-19 Siemens Ag Synchronisation der Datenverarbeitung in redundanten Datenverarbeitungseinheiten eines Datenverarbeitungssystems
GB2396446B (en) * 2002-12-20 2005-11-16 Picochip Designs Ltd Array synchronization
US8281084B2 (en) * 2003-01-13 2012-10-02 Emlilex Design & Manufacturing Corp. Method and interface for access to memory within a first electronic device by a second electronic device
US7149923B1 (en) * 2003-01-17 2006-12-12 Unisys Corporation Software control using the controller as a component to achieve resiliency in a computer system utilizing separate servers for redundancy
US7779285B2 (en) * 2003-02-18 2010-08-17 Oracle America, Inc. Memory system including independent isolated power for each memory module
US7467326B2 (en) * 2003-02-28 2008-12-16 Maxwell Technologies, Inc. Self-correcting computer
JP2004302713A (ja) * 2003-03-31 2004-10-28 Hitachi Ltd 記憶システム及びその制御方法
DE10328059A1 (de) * 2003-06-23 2005-01-13 Robert Bosch Gmbh Verfahren und Vorrichtung zur Überwachung eines verteilten Systems
US20050039074A1 (en) * 2003-07-09 2005-02-17 Tremblay Glenn A. Fault resilient/fault tolerant computing
US7779212B2 (en) * 2003-10-17 2010-08-17 Micron Technology, Inc. Method and apparatus for sending data from multiple sources over a communications bus
US7107411B2 (en) 2003-12-16 2006-09-12 International Business Machines Corporation Apparatus method and system for fault tolerant virtual memory management
US7472320B2 (en) 2004-02-24 2008-12-30 International Business Machines Corporation Autonomous self-monitoring and corrective operation of an integrated circuit
US7321985B2 (en) * 2004-02-26 2008-01-22 International Business Machines Corporation Method for achieving higher availability of computer PCI adapters
US20050193378A1 (en) * 2004-03-01 2005-09-01 Breault Richard E. System and method for building an executable program with a low probability of failure on demand
US7761923B2 (en) 2004-03-01 2010-07-20 Invensys Systems, Inc. Process control methods and apparatus for intrusion detection, protection and network hardening
JP2005267111A (ja) * 2004-03-17 2005-09-29 Hitachi Ltd 記憶制御システム及び記憶制御システムの制御方法
US8799706B2 (en) * 2004-03-30 2014-08-05 Hewlett-Packard Development Company, L.P. Method and system of exchanging information between processors
US20060020852A1 (en) * 2004-03-30 2006-01-26 Bernick David L Method and system of servicing asynchronous interrupts in multiple processors executing a user program
JP4056488B2 (ja) * 2004-03-30 2008-03-05 エルピーダメモリ株式会社 半導体装置の試験方法及び製造方法
US20050240806A1 (en) * 2004-03-30 2005-10-27 Hewlett-Packard Development Company, L.P. Diagnostic memory dump method in a redundant processor
US7426656B2 (en) * 2004-03-30 2008-09-16 Hewlett-Packard Development Company, L.P. Method and system executing user programs on non-deterministic processors
JP2005293427A (ja) * 2004-04-02 2005-10-20 Matsushita Electric Ind Co Ltd データ転送処理装置及びデータ転送処理方法
US7237144B2 (en) * 2004-04-06 2007-06-26 Hewlett-Packard Development Company, L.P. Off-chip lockstep checking
US7296181B2 (en) * 2004-04-06 2007-11-13 Hewlett-Packard Development Company, L.P. Lockstep error signaling
US7290169B2 (en) * 2004-04-06 2007-10-30 Hewlett-Packard Development Company, L.P. Core-level processor lockstepping
GB0411054D0 (en) * 2004-05-18 2004-06-23 Ricardo Uk Ltd Fault tolerant data processing
US7392426B2 (en) * 2004-06-15 2008-06-24 Honeywell International Inc. Redundant processing architecture for single fault tolerance
US7590823B1 (en) 2004-08-06 2009-09-15 Xilinx, Inc. Method and system for handling an instruction not supported in a coprocessor formed using configurable logic
US7546441B1 (en) 2004-08-06 2009-06-09 Xilinx, Inc. Coprocessor interface controller
US7346759B1 (en) 2004-08-06 2008-03-18 Xilinx, Inc. Decoder interface
US7590822B1 (en) 2004-08-06 2009-09-15 Xilinx, Inc. Tracking an instruction through a processor pipeline
US7243212B1 (en) * 2004-08-06 2007-07-10 Xilinx, Inc. Processor-controller interface for non-lock step operation
US7404105B2 (en) 2004-08-16 2008-07-22 International Business Machines Corporation High availability multi-processor system
TW200609721A (en) * 2004-09-03 2006-03-16 Inventec Corp Redundancy control system and method thereof
US20060080514A1 (en) * 2004-10-08 2006-04-13 International Business Machines Corporation Managing shared memory
JP4182948B2 (ja) * 2004-12-21 2008-11-19 日本電気株式会社 フォールト・トレラント・コンピュータシステムと、そのための割り込み制御方法
US7778812B2 (en) * 2005-01-07 2010-08-17 Micron Technology, Inc. Selecting data to verify in hardware device model simulation test generation
US7467204B2 (en) * 2005-02-10 2008-12-16 International Business Machines Corporation Method for providing low-level hardware access to in-band and out-of-band firmware
US7418541B2 (en) * 2005-02-10 2008-08-26 International Business Machines Corporation Method for indirect access to a support interface for memory-mapped resources to reduce system connectivity from out-of-band support processor
EP1715589A1 (en) * 2005-03-02 2006-10-25 STMicroelectronics N.V. LDPC decoder in particular for DVB-S2 LDCP code decoding
US20060222126A1 (en) * 2005-03-31 2006-10-05 Stratus Technologies Bermuda Ltd. Systems and methods for maintaining synchronicity during signal transmission
US20060222125A1 (en) * 2005-03-31 2006-10-05 Edwards John W Jr Systems and methods for maintaining synchronicity during signal transmission
US20060236168A1 (en) * 2005-04-01 2006-10-19 Honeywell International Inc. System and method for dynamically optimizing performance and reliability of redundant processing systems
US7730350B2 (en) * 2005-04-28 2010-06-01 Hewlett-Packard Development Company, L.P. Method and system of determining the execution point of programs executed in lock step
US7549082B2 (en) * 2005-04-28 2009-06-16 Hewlett-Packard Development Company, L.P. Method and system of bringing processors to the same computational point
US8103861B2 (en) * 2005-04-28 2012-01-24 Hewlett-Packard Development Company, L.P. Method and system for presenting an interrupt request to processors executing in lock step
US7549029B2 (en) * 2005-05-06 2009-06-16 International Business Machines Corporation Methods for creating hierarchical copies
DE102005038567A1 (de) 2005-08-12 2007-02-15 Micronas Gmbh Multi-Prozessor-Architektur und Verfahren zum Steuern von Speicherzugriff bei einer Multi-Prozess-Architektur
US8074059B2 (en) * 2005-09-02 2011-12-06 Binl ATE, LLC System and method for performing deterministic processing
US7519754B2 (en) * 2005-12-28 2009-04-14 Silicon Storage Technology, Inc. Hard disk drive cache memory and playback device
US20070147115A1 (en) * 2005-12-28 2007-06-28 Fong-Long Lin Unified memory and controller
JP4816911B2 (ja) * 2006-02-07 2011-11-16 日本電気株式会社 メモリの同期化方法及びリフレッシュ制御回路
WO2007123753A2 (en) 2006-03-30 2007-11-01 Invensys Systems, Inc. Digital data processing apparatus and methods for improving plant performance
FR2901379B1 (fr) * 2006-05-19 2008-06-27 Airbus France Sas Procede et dispositif de consolidation par synchronisation logicielle dans les calculateurs des commandes de vol
US8074109B1 (en) * 2006-11-14 2011-12-06 Unisys Corporation Third-party voting to select a master processor within a multi-processor computer
US8006029B2 (en) * 2006-11-30 2011-08-23 Intel Corporation DDR flash implementation with direct register access to legacy flash functions
US20080189495A1 (en) * 2007-02-02 2008-08-07 Mcbrearty Gerald Francis Method for reestablishing hotness of pages
JP4629793B2 (ja) * 2007-03-29 2011-02-09 富士通株式会社 情報処理装置、エラー処理方法
US7472038B2 (en) * 2007-04-16 2008-12-30 International Business Machines Corporation Method of predicting microprocessor lifetime reliability using architecture-level structure-aware techniques
US7743285B1 (en) * 2007-04-17 2010-06-22 Hewlett-Packard Development Company, L.P. Chip multiprocessor with configurable fault isolation
US8375188B1 (en) * 2007-08-08 2013-02-12 Symantec Corporation Techniques for epoch pipelining
US20090049323A1 (en) * 2007-08-14 2009-02-19 Imark Robert R Synchronization of processors in a multiprocessor system
JP2009087028A (ja) * 2007-09-28 2009-04-23 Toshiba Corp メモリシステム及びメモリの読出し方法並びにプログラム
JP5148236B2 (ja) 2007-10-01 2013-02-20 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の制御方法
GB2454865B (en) * 2007-11-05 2012-06-13 Picochip Designs Ltd Power control
US20090133022A1 (en) * 2007-11-15 2009-05-21 Karim Faraydon O Multiprocessing apparatus, system and method
US7809980B2 (en) * 2007-12-06 2010-10-05 Jehoda Refaeli Error detector in a cache memory using configurable way redundancy
FR2925191B1 (fr) * 2007-12-14 2010-03-05 Thales Sa Architecture de traitement numerique a haute integrite a multiples ressources supervisees
US8243614B2 (en) * 2008-03-07 2012-08-14 Honeywell International Inc. Hardware efficient monitoring of input/output signals
US7996714B2 (en) * 2008-04-14 2011-08-09 Charles Stark Draper Laboratory, Inc. Systems and methods for redundancy management in fault tolerant computing
US8621154B1 (en) 2008-04-18 2013-12-31 Netapp, Inc. Flow based reply cache
US8161236B1 (en) 2008-04-23 2012-04-17 Netapp, Inc. Persistent reply cache integrated with file system
US8386664B2 (en) * 2008-05-22 2013-02-26 International Business Machines Corporation Reducing runtime coherency checking with global data flow analysis
US8281295B2 (en) * 2008-05-23 2012-10-02 International Business Machines Corporation Computer analysis and runtime coherency checking
RU2495476C2 (ru) 2008-06-20 2013-10-10 Инвенсис Системз, Инк. Системы и способы для иммерсивного взаимодействия с действительными и/или имитируемыми техническими средствами для управления технологическим процессом, контроля состояния окружающей среды и производственного контроля
US8285670B2 (en) 2008-07-22 2012-10-09 International Business Machines Corporation Dynamically maintaining coherency within live ranges of direct buffers
CN102112972B (zh) * 2008-08-07 2014-05-07 日本电气株式会社 多处理器系统及其控制方法
TW201015321A (en) * 2008-09-25 2010-04-16 Panasonic Corp Buffer memory device, memory system and data trnsfer method
US8762621B2 (en) * 2008-10-28 2014-06-24 Micron Technology, Inc. Logical unit operation
JP5439808B2 (ja) * 2008-12-25 2014-03-12 富士通セミコンダクター株式会社 複数バスを有するシステムｌｓｉ
GB2466661B (en) * 2009-01-05 2014-11-26 Intel Corp Rake receiver
DE102009007215A1 (de) * 2009-02-03 2010-08-05 Siemens Aktiengesellschaft Automatisierungssystem mit einem programmierbaren Matrixmodul
JP2010198131A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp プロセッサシステム、及びプロセッサシステムの動作モード切り替え方法
US8171227B1 (en) 2009-03-11 2012-05-01 Netapp, Inc. System and method for managing a flow based reply cache
GB2470037B (en) 2009-05-07 2013-07-10 Picochip Designs Ltd Methods and devices for reducing interference in an uplink
US8127060B2 (en) 2009-05-29 2012-02-28 Invensys Systems, Inc Methods and apparatus for control configuration with control objects that are fieldbus protocol-aware
US8463964B2 (en) 2009-05-29 2013-06-11 Invensys Systems, Inc. Methods and apparatus for control configuration with enhanced change-tracking
GB2470771B (en) 2009-06-05 2012-07-18 Picochip Designs Ltd A method and device in a communication network
GB2470891B (en) 2009-06-05 2013-11-27 Picochip Designs Ltd A method and device in a communication network
US8966195B2 (en) * 2009-06-26 2015-02-24 Hewlett-Packard Development Company, L.P. Direct memory access and super page swapping optimizations for a memory blade
JP5676950B2 (ja) * 2009-08-20 2015-02-25 キヤノン株式会社 画像形成装置
GB2474071B (en) 2009-10-05 2013-08-07 Picochip Designs Ltd Femtocell base station
US8473818B2 (en) * 2009-10-12 2013-06-25 Empire Technology Development Llc Reliable communications in on-chip networks
DE102009050161A1 (de) * 2009-10-21 2011-04-28 Siemens Aktiengesellschaft Verfahren und Vorrichtung zum Testen eines Systems mit zumindest einer Mehrzahl von parallel ausführbaren Softwareeinheiten
US8516356B2 (en) 2010-07-20 2013-08-20 Infineon Technologies Ag Real-time error detection by inverse processing
GB2482869B (en) 2010-08-16 2013-11-06 Picochip Designs Ltd Femtocell access control
GB2484927A (en) * 2010-10-26 2012-05-02 Advanced Risc Mach Ltd Provision of access control data within a data processing system
US8443230B1 (en) * 2010-12-15 2013-05-14 Xilinx, Inc. Methods and systems with transaction-level lockstep
CN102621938A (zh) * 2011-01-28 2012-08-01 上海新华控制技术(集团)有限公司 过程控制中的三重冗余控制系统及其方法
US8972696B2 (en) 2011-03-07 2015-03-03 Microsoft Technology Licensing, Llc Pagefile reservations
GB2489716B (en) 2011-04-05 2015-06-24 Intel Corp Multimode base system
GB2489919B (en) 2011-04-05 2018-02-14 Intel Corp Filter
GB2491098B (en) 2011-05-16 2015-05-20 Intel Corp Accessing a base station
JP5699057B2 (ja) * 2011-08-24 2015-04-08 株式会社日立製作所 プログラマブルデバイス、プログラマブルデバイスのリコンフィグ方法および電子デバイス
US8924780B2 (en) * 2011-11-10 2014-12-30 Ge Aviation Systems Llc Method of providing high integrity processing
US8832411B2 (en) * 2011-12-14 2014-09-09 Microsoft Corporation Working set swapping using a sequentially ordered swap file
KR101947726B1 (ko) 2012-03-08 2019-02-13 삼성전자주식회사 영상 처리 장치 및 이의 영상 처리 방법
JP5850774B2 (ja) * 2012-03-22 2016-02-03 ルネサスエレクトロニクス株式会社 半導体集積回路装置及びそれを用いたシステム
WO2013181803A1 (en) 2012-06-06 2013-12-12 Qualcomm Incorporated Methods and systems for redundant data storage in a register
JP6111605B2 (ja) * 2012-11-08 2017-04-12 日本電気株式会社 コンピュータシステム、コンピュータシステムの診断方法及び診断プログラム
US9569223B2 (en) * 2013-02-13 2017-02-14 Red Hat Israel, Ltd. Mixed shared/non-shared memory transport for virtual machines
US10102148B2 (en) 2013-06-13 2018-10-16 Microsoft Technology Licensing, Llc Page-based compressed storage management
CN107219999B (zh) 2013-08-31 2020-06-26 华为技术有限公司 一种服务器中内存模块的数据迁移方法及服务器
KR102116984B1 (ko) * 2014-03-11 2020-05-29 삼성전자 주식회사 메모리 스왑 오퍼레이션 제어 방법 및 이를 적용하는 데이터 처리 시스템
US9684625B2 (en) 2014-03-21 2017-06-20 Microsoft Technology Licensing, Llc Asynchronously prefetching sharable memory pages
JP6341795B2 (ja) * 2014-08-05 2018-06-13 ルネサスエレクトロニクス株式会社 マイクロコンピュータ及びマイクロコンピュータシステム
US9632924B2 (en) 2015-03-02 2017-04-25 Microsoft Technology Licensing, Llc Using memory compression to reduce memory commit charge
US10037270B2 (en) 2015-04-14 2018-07-31 Microsoft Technology Licensing, Llc Reducing memory commit charge when compressing memory
CA2984155A1 (en) 2015-05-21 2016-11-24 Goldman Sachs & Co. LLC General-purpose parallel computing architecture
US11449452B2 (en) 2015-05-21 2022-09-20 Goldman Sachs & Co. LLC General-purpose parallel computing architecture
JP2017146897A (ja) * 2016-02-19 2017-08-24 株式会社デンソー マイクロコントローラ及び電子制御装置
US9595312B1 (en) 2016-03-31 2017-03-14 Altera Corporation Adaptive refresh scheduling for memory
AU2018248439C1 (en) * 2017-04-06 2021-09-30 Goldman Sachs & Co. LLC General-purpose parallel computing architecture
US10802932B2 (en) 2017-12-04 2020-10-13 Nxp Usa, Inc. Data processing system having lockstep operation
CN108804109B (zh) * 2018-06-07 2021-11-05 北京四方继保自动化股份有限公司 基于多路功能等价模块冗余仲裁的工业部署和控制方法
US11099748B1 (en) * 2018-08-08 2021-08-24 United States Of America As Represented By The Administrator Of Nasa Fault tolerant memory card
US10824573B1 (en) 2019-04-19 2020-11-03 Micron Technology, Inc. Refresh and access modes for memory
US11609845B2 (en) * 2019-05-28 2023-03-21 Oracle International Corporation Configurable memory device connected to a microprocessor
US20230267043A1 (en) * 2022-02-23 2023-08-24 Micron Technology, Inc. Parity-based error management for a processing system
CN114610472B (zh) * 2022-05-09 2022-12-02 上海登临科技有限公司 异构计算中多进程管理方法及计算设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4733353A (en) 1985-12-13 1988-03-22 General Electric Company Frame synchronization of multiply redundant computers

Family Cites Families (133)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1587572A (ja) * 1968-10-25 1970-03-20
GB1253309A (en) * 1969-11-21 1971-11-10 Marconi Co Ltd Improvements in or relating to data processing arrangements
GB1308497A (en) * 1970-09-25 1973-02-21 Marconi Co Ltd Data processing arrangements
US3864670A (en) * 1970-09-30 1975-02-04 Yokogawa Electric Works Ltd Dual computer system with signal exchange system
SE347826B (ja) * 1970-11-20 1972-08-14 Ericsson Telefon Ab L M
US3810119A (en) * 1971-05-04 1974-05-07 Us Navy Processor synchronization scheme
BE790654A (fr) * 1971-10-28 1973-04-27 Siemens Ag Systeme de traitement avec des unites de systeme
US3760365A (en) * 1971-12-30 1973-09-18 Ibm Multiprocessing computing system with task assignment at the instruction level
DE2202231A1 (de) * 1972-01-18 1973-07-26 Siemens Ag Verarbeitungssystem mit verdreifachten systemeinheiten
US3783250A (en) * 1972-02-25 1974-01-01 Nasa Adaptive voting computer system
US3828321A (en) * 1973-03-15 1974-08-06 Gte Automatic Electric Lab Inc System for reconfiguring central processor and instruction storage combinations
CH556576A (de) * 1973-03-28 1974-11-29 Hasler Ag Einrichtung zur synchronisierung dreier rechner.
JPS5024046A (ja) * 1973-07-04 1975-03-14
US4099241A (en) * 1973-10-30 1978-07-04 Telefonaktiebolaget L M Ericsson Apparatus for facilitating a cooperation between an executive computer and a reserve computer
FR2253423A5 (ja) * 1973-11-30 1975-06-27 Honeywell Bull Soc Ind
FR2253432A5 (ja) * 1973-11-30 1975-06-27 Honeywell Bull Soc Ind
IT1014277B (it) * 1974-06-03 1977-04-20 Cselt Centro Studi Lab Telecom Sistema di controllo di elaboratori di processo operanti in parallelo
FR2285458A1 (fr) * 1974-09-20 1976-04-16 Creusot Loire Dispositif de retention d'hydrocarbures dans un convertisseur
US4015246A (en) * 1975-04-14 1977-03-29 The Charles Stark Draper Laboratory, Inc. Synchronous fault tolerant multi-processor system
US4015243A (en) * 1975-06-02 1977-03-29 Kurpanek Horst G Multi-processing computer system
US4034347A (en) * 1975-08-08 1977-07-05 Bell Telephone Laboratories, Incorporated Method and apparatus for controlling a multiprocessor system
JPS5260540A (en) * 1975-11-14 1977-05-19 Hitachi Ltd Synchronization control of double-type system
US4224664A (en) * 1976-05-07 1980-09-23 Honeywell Information Systems Inc. Apparatus for detecting when the activity of one process in relation to a common piece of information interferes with any other process in a multiprogramming/multiprocessing computer system
US4456952A (en) * 1977-03-17 1984-06-26 Honeywell Information Systems Inc. Data processing system having redundant control processors for fault detection
JPS53116040A (en) * 1977-03-18 1978-10-11 Nec Corp System controller
US4358823A (en) * 1977-03-25 1982-11-09 Trw, Inc. Double redundant processor
US4101960A (en) * 1977-03-29 1978-07-18 Burroughs Corporation Scientific processor
US4187538A (en) * 1977-06-13 1980-02-05 Honeywell Inc. Read request selection system for redundant storage
GB1545169A (en) * 1977-09-22 1979-05-02 Burroughs Corp Data processor system including data-save controller for protection against loss of volatile memory information during power failure
IT1111606B (it) * 1978-03-03 1986-01-13 Cselt Centro Studi Lab Telecom Sistema elaborativo modulare multiconfigurabile integrato con un sistema di preelaborazione
US4270168A (en) * 1978-08-31 1981-05-26 United Technologies Corporation Selective disablement in fail-operational, fail-safe multi-computer control system
US4234920A (en) * 1978-11-24 1980-11-18 Engineered Systems, Inc. Power failure detection and restart system
US4257097A (en) * 1978-12-11 1981-03-17 Bell Telephone Laboratories, Incorporated Multiprocessor system with demand assignable program paging stores
US4253144A (en) * 1978-12-21 1981-02-24 Burroughs Corporation Multi-processor communication network
US4380046A (en) * 1979-05-21 1983-04-12 Nasa Massively parallel processor computer
US4449183A (en) * 1979-07-09 1984-05-15 Digital Equipment Corporation Arbitration scheme for a multiported shared functional device for use in multiprocessing systems
US4428044A (en) * 1979-09-20 1984-01-24 Bell Telephone Laboratories, Incorporated Peripheral unit controller
DE2939487A1 (de) * 1979-09-28 1981-04-16 Siemens AG, 1000 Berlin und 8000 München Rechnerarchitektur auf der basis einer multi-mikrocomputerstruktur als fehlertolerantes system
US4315310A (en) * 1979-09-28 1982-02-09 Intel Corporation Input/output data processing system
NL7909178A (nl) * 1979-12-20 1981-07-16 Philips Nv Rekenmachine met verspreide redundantie welke is verdeeld over verschillende isolatiegebieden voor fouten.
FR2474201B1 (fr) * 1980-01-22 1986-05-16 Bull Sa Procede et dispositif pour gerer les conflits poses par des acces multiples a un meme cache d'un systeme de traitement numerique de l'information comprenant au moins deux processus possedant chacun un cache
US4321666A (en) * 1980-02-05 1982-03-23 The Bendix Corporation Fault handler for a multiple computer system
JPS56119596A (en) * 1980-02-26 1981-09-19 Nec Corp Control signal generator
US4351023A (en) * 1980-04-11 1982-09-21 The Foxboro Company Process control system with improved system security features
US4493019A (en) * 1980-05-06 1985-01-08 Burroughs Corporation Pipelined microprogrammed digital data processor employing microinstruction tasking
JPS573148A (en) * 1980-06-06 1982-01-08 Hitachi Ltd Diagnostic system for other system
US4412281A (en) * 1980-07-11 1983-10-25 Raytheon Company Distributed signal processing system
US4369510A (en) * 1980-07-25 1983-01-18 Honeywell Information Systems Inc. Soft error rewrite control system
US4392196A (en) * 1980-08-11 1983-07-05 Harris Corporation Multi-processor time alignment control system
US4399504A (en) * 1980-10-06 1983-08-16 International Business Machines Corporation Method and means for the sharing of data resources in a multiprocessing, multiprogramming environment
US4375683A (en) * 1980-11-12 1983-03-01 August Systems Fault tolerant computational system and voter circuit
US4414624A (en) * 1980-11-19 1983-11-08 The United States Of America As Represented By The Secretary Of The Navy Multiple-microcomputer processing
US4371754A (en) * 1980-11-19 1983-02-01 Rockwell International Corporation Automatic fault recovery system for a multiple processor telecommunications switching control
JPH0614328B2 (ja) * 1980-11-21 1994-02-23 沖電気工業株式会社 共通メモリアクセス方式
US4430707A (en) * 1981-03-05 1984-02-07 Burroughs Corporation Microprogrammed digital data processing system employing multi-phase subroutine control for concurrently executing tasks
US4455605A (en) * 1981-07-23 1984-06-19 International Business Machines Corporation Method for establishing variable path group associations and affiliations between "non-static" MP systems and shared devices
US4556952A (en) * 1981-08-12 1985-12-03 International Business Machines Corporation Refresh circuit for dynamic memory of a data processor employing a direct memory access controller
US4438494A (en) * 1981-08-25 1984-03-20 Intel Corporation Apparatus of fault-handling in a multiprocessing system
US4453215A (en) * 1981-10-01 1984-06-05 Stratus Computer, Inc. Central processing apparatus for fault-tolerant computing
US4920540A (en) * 1987-02-25 1990-04-24 Stratus Computer, Inc. Fault-tolerant digital timing apparatus and method
US4597084A (en) * 1981-10-01 1986-06-24 Stratus Computer, Inc. Computer memory apparatus
IN160140B (ja) * 1981-10-10 1987-06-27 Westinghouse Brake & Signal
DE3208573C2 (de) * 1982-03-10 1985-06-27 Standard Elektrik Lorenz Ag, 7000 Stuttgart 2 aus 3-Auswahleinrichtung für ein 3-Rechnersystem
US4497059A (en) * 1982-04-28 1985-01-29 The Charles Stark Draper Laboratory, Inc. Multi-channel redundant processing systems
DE3216238C1 (de) * 1982-04-30 1983-11-03 Siemens AG, 1000 Berlin und 8000 München Datenverarbeitungsanlage mit virtueller Teiladressierung des Pufferspeichers
JPS5914062A (ja) * 1982-07-15 1984-01-24 Hitachi Ltd 二重化共有メモリ制御方法
DE3235762A1 (de) * 1982-09-28 1984-03-29 Fried. Krupp Gmbh, 4300 Essen Verfahren und vorrichtung zur synchronisation von datenverarbeitungsanlagen
NL8203921A (nl) * 1982-10-11 1984-05-01 Philips Nv Multipel redundant kloksysteem, bevattende een aantal onderling synchroniserende klokken, en klokschakeling voor gebruik in zo een kloksysteem.
US4667287A (en) * 1982-10-28 1987-05-19 Tandem Computers Incorporated Multiprocessor multisystem communications network
US4473452A (en) * 1982-11-18 1984-09-25 The Trustees Of Columbia University In The City Of New York Electrophoresis using alternating transverse electric fields
US4590554A (en) * 1982-11-23 1986-05-20 Parallel Computers Systems, Inc. Backup fault tolerant computer system
US4648035A (en) * 1982-12-06 1987-03-03 Digital Equipment Corporation Address conversion unit for multiprocessor system
US4541094A (en) * 1983-03-21 1985-09-10 Sequoia Systems, Inc. Self-checking computer circuitry
US4591977A (en) * 1983-03-23 1986-05-27 The United States Of America As Represented By The Secretary Of The Air Force Plurality of processors where access to the common memory requires only a single clock interval
US4644498A (en) * 1983-04-04 1987-02-17 General Electric Company Fault-tolerant real time clock
US4661900A (en) * 1983-04-25 1987-04-28 Cray Research, Inc. Flexible chaining in vector processor with selective use of vector registers as operand and result registers
US4577272A (en) * 1983-06-27 1986-03-18 E-Systems, Inc. Fault tolerant and load sharing processing system
US4646231A (en) * 1983-07-21 1987-02-24 Burroughs Corporation Method of synchronizing the sequence by which a variety of randomly called unrelated activities are executed in a digital processor
JPS6054052A (ja) * 1983-09-02 1985-03-28 Nec Corp 処理継続方式
DE3334796A1 (de) * 1983-09-26 1984-11-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum betrieb eines multiprozessor-steuerrechners, insbesondere fuer die zentralsteuereinheit eines fernsprech-vermittlungssystems
US4912698A (en) * 1983-09-26 1990-03-27 Siemens Aktiengesellschaft Multi-processor central control unit of a telephone exchange system and its operation
US4564903A (en) * 1983-10-05 1986-01-14 International Business Machines Corporation Partitioned multiprocessor programming system
US4631701A (en) * 1983-10-31 1986-12-23 Ncr Corporation Dynamic random access memory refresh control system
US4607365A (en) * 1983-11-14 1986-08-19 Tandem Computers Incorporated Fault-tolerant communications controller system
US4783733A (en) * 1983-11-14 1988-11-08 Tandem Computers Incorporated Fault tolerant communications controller system
US4570261A (en) * 1983-12-09 1986-02-11 Motorola, Inc. Distributed fault isolation and recovery system and method
AU3746585A (en) * 1983-12-12 1985-06-26 Parallel Computers Inc. Computer processor controller
US4608688A (en) * 1983-12-27 1986-08-26 At&T Bell Laboratories Processing system tolerant of loss of access to secondary storage
US4622631B1 (en) * 1983-12-30 1996-04-09 Recognition Int Inc Data processing system having a data coherence solution
US4625296A (en) * 1984-01-17 1986-11-25 The Perkin-Elmer Corporation Memory refresh circuit with varying system transparency
DE3509900A1 (de) * 1984-03-19 1985-10-17 Konishiroku Photo Industry Co., Ltd., Tokio/Tokyo Verfahren und vorrichtung zum erzeugen eines farbbilds
US4638427A (en) * 1984-04-16 1987-01-20 International Business Machines Corporation Performance evaluation for an asymmetric multiprocessor system
US4633394A (en) * 1984-04-24 1986-12-30 International Business Machines Corp. Distributed arbitration for multiple processors
US4589066A (en) * 1984-05-31 1986-05-13 General Electric Company Fault tolerant, frame synchronization for multiple processor systems
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
US4959774A (en) * 1984-07-06 1990-09-25 Ampex Corporation Shadow memory system for storing variable backup blocks in consecutive time periods
JPS6184740A (ja) * 1984-10-03 1986-04-30 Hitachi Ltd 汎用オブジエクトコ−ド生成方式
US4827401A (en) * 1984-10-24 1989-05-02 International Business Machines Corporation Method and apparatus for synchronizing clocks prior to the execution of a flush operation
AU568977B2 (en) * 1985-05-10 1988-01-14 Tandem Computers Inc. Dual processor error detection system
JPS61265660A (ja) * 1985-05-20 1986-11-25 Toshiba Corp マルチプロセツサシステムにおける実行モ−ド切替え制御方式
US4757442A (en) * 1985-06-17 1988-07-12 Nec Corporation Re-synchronization system using common memory bus to transfer restart data from non-faulty processor to failed processor
US4751639A (en) * 1985-06-24 1988-06-14 Ncr Corporation Virtual command rollback in a fault tolerant data processing system
US4683570A (en) * 1985-09-03 1987-07-28 General Electric Company Self-checking digital fault detector for modular redundant real time clock
US4845419A (en) * 1985-11-12 1989-07-04 Norand Corporation Automatic control means providing a low-power responsive signal, particularly for initiating data preservation operation
JPS62135940A (ja) * 1985-12-09 1987-06-18 Nec Corp スト−ル検出方式
JPH0778750B2 (ja) * 1985-12-24 1995-08-23 日本電気株式会社 高信頼性コンピュータ方式
US4703452A (en) * 1986-01-03 1987-10-27 Gte Communication Systems Corporation Interrupt synchronizing circuit
US4773038A (en) * 1986-02-24 1988-09-20 Thinking Machines Corporation Method of simulating additional processors in a SIMD parallel processor array
US4799140A (en) * 1986-03-06 1989-01-17 Orbital Sciences Corporation Ii Majority vote sequencer
US4757505A (en) * 1986-04-30 1988-07-12 Elgar Electronics Corp. Computer power system
US4868832A (en) * 1986-04-30 1989-09-19 Marrington S Paul Computer power system
US4763333A (en) * 1986-08-08 1988-08-09 Universal Vectors Corporation Work-saving system for preventing loss in a computer due to power interruption
US4819159A (en) * 1986-08-29 1989-04-04 Tolerant Systems, Inc. Distributed multiprocess transaction processing system and method
IT1213344B (it) * 1986-09-17 1989-12-20 Honoywell Information Systems Architettura di calcolatore a tolleranza di guasto.
US4774709A (en) * 1986-10-02 1988-09-27 United Technologies Corporation Symmetrization for redundant channels
GB2211638A (en) * 1987-10-27 1989-07-05 Ibm Simd array processor
US4847837A (en) * 1986-11-07 1989-07-11 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Local area network with fault-checking, priorities and redundant backup
JPS63165950A (ja) * 1986-12-27 1988-07-09 Pfu Ltd 共通メモリ方式
US4831520A (en) * 1987-02-24 1989-05-16 Digital Equipment Corporation Bus interface circuit for digital data processor
US4967353A (en) 1987-02-25 1990-10-30 International Business Machines Corporation System for periodically reallocating page frames in memory based upon non-usage within a time period or after being allocated
US4816989A (en) * 1987-04-15 1989-03-28 Allied-Signal Inc. Synchronizer for a fault tolerant multiple node processing system
CH675781A5 (ja) * 1987-04-16 1990-10-31 Bbc Brown Boveri & Cie
US4800462A (en) * 1987-04-17 1989-01-24 Tandem Computers Incorporated Electrical keying for replaceable modules
US4868826A (en) * 1987-08-31 1989-09-19 Triplex Fault-tolerant output circuits
US4868818A (en) * 1987-10-29 1989-09-19 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Fault tolerant hypercube computer system architecture
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
US4879716A (en) * 1987-12-23 1989-11-07 Bull Hn Information Systems Inc. Resilient data communications system
US4937741A (en) * 1988-04-28 1990-06-26 The Charles Stark Draper Laboratory, Inc. Synchronization of fault-tolerant parallel processing systems
US4907232A (en) * 1988-04-28 1990-03-06 The Charles Stark Draper Laboratory, Inc. Fault-tolerant parallel processing system
US4873685A (en) * 1988-05-04 1989-10-10 Rockwell International Corporation Self-checking voting logic for fault tolerant computing applications
US4965717A (en) 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US5018148A (en) 1989-03-01 1991-05-21 Ncr Corporation Method and apparatus for power failure protection
US5020059A (en) 1989-03-31 1991-05-28 At&T Bell Laboratories Reconfigurable signal processor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4228496A (en) 1976-09-07 1980-10-14 Tandem Computers Incorporated Multiprocessor system
US4733353A (en) 1985-12-13 1988-03-22 General Electric Company Frame synchronization of multiply redundant computers

Also Published As

Publication number Publication date
AU5202790A (en) 1991-09-26
EP0681239A2 (en) 1995-11-08
US5276823A (en) 1994-01-04
EP0372579B1 (en) 1997-10-01
EP0447578A1 (en) 1991-09-25
JPH02202637A (ja) 1990-08-10
EP0372578A3 (en) 1992-01-15
AU628497B2 (en) 1992-09-17
EP0372578A2 (en) 1990-06-13
US5193175A (en) 1993-03-09
US5758113A (en) 1998-05-26
ATE158879T1 (de) 1997-10-15
EP0681239A3 (en) 1996-01-24
EP0372579A2 (en) 1990-06-13
JPH0713789A (ja) 1995-01-17
US5588111A (en) 1996-12-24
CA2003337A1 (en) 1990-06-09
DE68928360D1 (de) 1997-11-06
EP0372579A3 (en) 1991-07-24
DE68928360T2 (de) 1998-05-07
US4965717B1 (ja) 1993-05-25
CA2003342A1 (en) 1990-06-09
US5146589A (en) 1992-09-08
EP0447577A1 (en) 1991-09-25
US4965717A (en) 1990-10-23
JPH02202636A (ja) 1990-08-10
US5388242A (en) 1995-02-07

Similar Documents

Publication Publication Date Title
US5758113A (en) Refresh control for dynamic memory in multiple processor system
US5890003A (en) Interrupts between asynchronously operating CPUs in fault tolerant computer system
US5384906A (en) Method and apparatus for synchronizing a plurality of processors
US5317726A (en) Multiple-processor computer system with asynchronous execution of identical code streams
US5317752A (en) Fault-tolerant computer system with auto-restart after power-fall
US5327553A (en) Fault-tolerant computer system with /CONFIG filesystem
US6073251A (en) Fault-tolerant computer system with online recovery and reintegration of redundant components
EP0433979A2 (en) Fault-tolerant computer system with/config filesystem
US5249187A (en) Dual rail processors with error checking on I/O reads
US4907228A (en) Dual-rail processor with error checking at single rail interfaces
US5255367A (en) Fault tolerant, synchronized twin computer system with error checking of I/O communication
JPH0792765B2 (ja) 入／出力コントローラ
JPH0773059A (ja) フォールトトレラント型コンピュータシステム
JPH01152543A (ja) 欠陥分離及び修理機能を有する耐欠陥コンピュータシステム
EP0683456B1 (en) Fault-tolerant computer system with online reintegration and shutdown/restart
US5473770A (en) Fault-tolerant computer system with hidden local memory refresh
KR100566340B1 (ko) 정보 처리 장치
KR19990057809A (ko) 오류 방지 시스템
Tamir Self-checking self-repairing computer nodes using the Mirror Processor

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090201

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees