JP2500038B2 - マルチプロセッサ・コンピュ―タ・システム、フォ―ルト・トレラント処理方法及びデ―タ処理システム - Google Patents

マルチプロセッサ・コンピュ―タ・システム、フォ―ルト・トレラント処理方法及びデ―タ処理システム

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JP2500038B2
JP2500038B2 JP5002610A JP261093A JP2500038B2 JP 2500038 B2 JP2500038 B2 JP 2500038B2 JP 5002610 A JP5002610 A JP 5002610A JP 261093 A JP261093 A JP 261093A JP 2500038 B2 JP2500038 B2 JP 2500038B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ・システム
に関し、特に命令セットを誤りなく処理するためにシグ
ネチャ収集能力及び多数決処理能力を備えたマルチプロ
セッシング・ノードを持つコンピュータ・ネットワーク
に関するものである。
【０００２】
【従来の技術及び解決すべき課題】マイクロプロセッサ
のスピードがメインフレーム・コンピュータのレベルに
近づくにつれ、メインフレームのすでに確立されたアプ
リケーションの一部例えばデータベース処理などを分担
するために、マイクロ構造の特種目的の装置を開発する
ことに対して関心が高まってきている。マイクロプロセ
ッサを用いても大規模な並列化を行えばメインフレーム
・コンピュータより高い性能を実現できる。しかしその
場合、今日のマイクロプロセッサではハードウェア・エ
ラーを充分に検出できないという大きな問題がある。VL
SIチップであるマイクロプロセッサ・チップにとってそ
のスペースは性能を確保する上で厳しい問題であるた
め、メインフレーム・プロセッサで通常用いられている
ような完全な自己検査回路を用いることは実用的でな
い。この誤り検出の問題に関して種々の試みが行われて
いる。
【０００３】フォールト・トレラント・システムで用い
られているおそらく最も一般的な技術は処理ハードウェ
アを単に物理的に多重化するというものである。大規模
集積(VLSI)回路の発達並びに非常に低価格のマイクロプ
ロセッサの進歩により、フォールト・トレラント・シス
テムを実現する上でハードウェアの多重化は一層望まし
く、実用的なアプローチとなっている。冗長性を利用す
ることによって、種々のコンピュータ・アーキテクチャ
において信頼性の高いディジタル処理が実現されてい
る。例えばトリプル・モジュール冗長(TMR)システムで
は、同一の命令の流れを実施するのに3つのCPUを用いて
おり、メモリ・ユニット及びI/O装置も別のものを用い
ている。各CPUは同一の機能を果たし、1つが故障しても
システムは動作を継続できるようになっている。(TMRシ
ステムに関してさらに詳しくは米国特許第4,965,717号
明細書"個別書き込み機能を有する共用メモリを備えた
マルチプロセッサ・システム"及びW. McGill他による"
連続処理制御におけるフォールト・トレランス"と題す
る論文(IEEE Micro、pp.22-33、1984年12月)を参照。)TM
Rシステムの欠点は多重化されたモジュールがそれぞれ
同期した命令サイクルで動作しなければならないという
ことであり、これは各モジュールが多重化された処理を
厳密に同期化するため1つのクロックを共用しなければ
ならないということを意味する。即ち、単一のクロック
によって多重化された各処理が駆動されるためクロック
の障害によってシステムの動作は異常となり、つまりは
一点故障となる。
【０００４】マルチプロセッサ・システムにおいてフォ
ールト・トレランスを高めるための他の技術として、例
えばプロセッサによる各命令の実行が完了した後、ソフ
トウェアによってデータ収集及び多数決処理を行うとい
う技術がある("SIFT:航空機制御のためのフォールト・
トレラント・コンピュータの設計及び分析"(Wensley
他、Proc. IEEE、Vol.66、No.10、pp.1240-1255、1978年10
月)を参照)。このソフトウェアによりデータ収集及び多
数決処理を行うというアプローチの長所は各プロセッサ
は同一のアプリケーション・タスクを実行するが、独立
したクロックによって駆動されるので、プロセッサ間に
は弱い同期のみを維持すればよいということである。各
プロセッサの処理により得られたデータは他のプロセッ
サに送信され、そこで所定のソフトウェア・ルーチンに
よりデータに対する多数決処理が行われる。しかしこの
アプローチでは、各プロセッサの処理結果としての実際
のデータが用いられ、また通常各命令を実行するごとに
実施されるので、通信のための負担が大きくなり、その
ことがこのアプローチを実施する上での重大な欠点とな
っている。この技術では基本的に通信及び計算に対する
負担が無視されている。
【０００５】従って、マルチプロセッサ分散計算システ
ムにおける誤り検出のための優れたアプローチが必要と
なっており、特に非同期で且つシステムを構成する複数
のプロセッサ間の通信及び計算の負担を最小にするよう
なアプローチが必要となっている。そこでその答えとし
て以下にシグネチャ収集分析を行う方法を示す。
【０００６】シフト・レジスタを用いたシグネチャ分析
の技術はVLSIチップの製造及び試験において長年にわた
って用いられてきた(例えばR. A. Frohwerkによる"シグ
ネチャ分析:新しいディジタル・フィールド・サービス
の方法"(ヒューレット・パッカード・ジャーナル、pp.2
−8、1977年5月)を参照)。簡単に説明すると、この分野
ではシグネチャ分析は試験における計算を簡略化するた
めに試験対象の大規模のデータを簡単な独特のシグネチ
ャに圧縮して用いている。本発明では、このシグネチャ
分析の概念を改良してマルチプロセッシング・システム
の環境で利用する。
【０００７】
【課題を解決するための手段】本発明は命令セットを誤
りなく処理するために処理の誤りを検出できるマルチプ
ロセッサ・コンピュータ・システムを提供する。このマ
ルチプロセッサ・システムは複数のプロセッサを備え、
各プロセッサは命令セットを独立に処理するように接続
されている。複数のシグネチャ生成手段のそれぞれはプ
ロセッサによる命令セットの処理に基づき、命令セット
の処理に相応する圧縮シグネチャを生成するように複数
のプロセッサのそれぞれに関連している。多数決処理手
段は誤り状態検出に関してシグネチャを比較するため生
成された各シグネチャを受信するよう接続されている。
受信されたシグネチャの間に所定の比較誤りを検出した
場合には、多数決処理手段は誤り状態を認識する。さら
に種々のマルチプロセッサ・コンピュータ・システムの
詳細についても記述する。
【０００８】本発明はまた複数の処理システムを用いる
フォールト・トレラント命令セット処理方法を提供す
る。この処理方法は命令セットを複数の処理システムの
それぞれに複製し複製された命令セット各処理システム
で処理するステップと、プロセッサ・システムが複製さ
れた命令セットを独立に処理するにつれ、処理システム
のそれぞれから圧縮シグネチャを収集するステップと、
命令セットのすべての処理に続いて収集されたシグネチ
ャに基づいて多数決処理を行い、処理誤り状態の有無を
認識するステップとを含んでいる。この処理方法に関し
ても種々の改良について記述する。
【０００９】要約すると、本発明はマルチプロセッサ・
システムのための優れた誤り検出方式を提供する。ここ
に記述するフォールト・トレラント・システムは処理の
統合性を保証するように圧縮シグネチャの収集を行い、
多数決処理処理を行う。望ましくは、各処理命令セット
ごとに一回だけ多数決処理を行う。その結果、比較及び
通信の負担は大幅に減少する。このマルチプロセッサ・
システムでは、緩やかに結合した非同期処理ノードを用
いるので、時間に相関する誤りが生成する確率が低下す
る。具体的には、システムの一点故障を防止するため共
通クロックは使用しない。処理命令セットに基づく誤り
検出により、チップレベルで多数決処理を行って誤りを
検出するアプローチなど従来の大部分の技術にくらべ高
い誤り認識効率が得られる。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【００１１】図1において、10は分散型計算システムを
示し、通信ネットワークを通じて相互に接続された複数
の処理ノード/システム12 (・・・ PN1・・・ PN10，PN11，PN
12，PN13・・・ )を有している。(各処理ノード12は物理的
に独立の処理システムにより構成されていてもよく、そ
れらの中のあるものは離れた場所に設置されていてもよ
い。)処理ノード12の一実施例を図2に示す。この構成例
では、ノード12はローカル・メモリ20、CPU 24(キャッ
シュ22を含む)を含み、CPU 24、キャッシュ22及びメモ
リ20を相互に接続して通信を可能とするプロセッサ・バ
ス26をさらに含んでいる。またバス26には通信アダプタ
28が接続され、それは例えば図1の通信ネットワークを
通じて他の処理ノードと通信するため、ノード12に対す
る通信プロトコルを備えている。ノード12は接続線29を
通じて通信ネットワーク(図示せず)に接続している。ノ
ード12はまたバス26及びディスク記憶装置32を相互接続
するI/Oコントローラ30を有している。ディスク記憶装
置32はメモリ20に対する補助的記憶装置として動作す
る。
【００１２】本発明において重要なことはアプリケーシ
ョン・プログラム、サブプログラム及びトランザクショ
ンなど(本明細書中では命令セットという)の複製処理並
びにこれに基づいたマルチプログラム・システム内の各
処理ノードからの圧縮シグネチャの同時的収集である。
命令セットの処理に続いて、収集されたシグネチャが所
定の多数決処理方法を用いて誤りの有無を見るために比
較される。図3にこれらの処理の概要を示す。
【００１３】最初に、例えばフォールト・トレラント又
は診断に関する選択された命令セットの複製的実行につ
いて判定する(ステップ40："アプリケーション・プログ
ラムの複製的実行を判定")。命令セットの複製的実行と
は、命令セットをマルチプロセッシング・システム内の
複数の処理装置に複製して各処理装置で同一命令セット
を実行させることをいう。命令セットの複製は二重化、
三重化又はさらなる多重化で行ってもよい。望ましく
は、以下に述べるシグネチャ多数決処理を容易にするた
めに奇数個の命令セット複製物が用いられるのがよい。
選択された命令セットに対して複製化の決定がなされる
と、所望数の処理装置に命令セットが送られる(ステッ
プ42："複数の処理装置にアプリケーション・プログラ
ムを送出")。これは命令セットが各処理装置において既
に複製され符号化されている場合には、単一のコマンド
によって行える。各処理装置における命令セットの実行
は適切な同時性及びコヒーレンシーのメカニズムにより
同期的に又は非同期的に進められる(ステップ44："適切
な同時性及びコヒーレンシーのメカニズムにより複数の
処理装置においてアプリケーション・プログラムを実
行")。マルチプロセッサの環境では、同時性及びコヒー
レンシーはデータの統合性を保証するために必要であ
る。(この機能は一般にトランザクション処理環境のデ
ータベース管理システムにより又は適当なハードウェア
機能により管理される。)本発明によれば、アプリケー
ション・プログラムの実行と同時に各処理装置はアプリ
ケーション領域の圧縮シグネチャを収集する(ステップ4
6："アプリケーション領域のシグネチャを収集")。収集
された各シグネチャは命令セット内の命令の実行の結果
生成されたデータから導出された圧縮信号により構成さ
れている。命令セットの実行が完了すると、次に以下に
説明する所定のシグネチャ多数決処理法を用いて複数の
処理装置のそれぞれからのシグネチャが比較される(ス
テップ48："命令セットの実行終了時に多数決処理法に
基づいて複数の処理装置からのシグネチャを比較")。
【００１４】次に、本発明によるフォールト・トレラン
ト・トランザクション処理方法についてより具体的な処
理例に基づいて説明する。トランザクション処理環境で
は、各処理ノードはトランザクション・マネージャーを
含むデータベース管理ソフトウェアの複製物を実行す
る。トランザクション・マネージャーはデータベースへ
の適切な書き込みを保証するソフトウェア・システムで
ある。"トランザクション"はアプリケーション環境にお
ける仕事の論理単位と定義する。トランザクションは完
全に実行されるか又は主データベースを何ら影響されな
い状態におくものでなければならない。データベースは
複製され各処理ノードに格納されてもよく又は処理ノー
ドの外部に置かれてもよい。
【００１５】複製された各トランザクションは個々の処
理ノードにおいて実行される。本発明によるトランザク
ション処理の詳しい一例を図4に示し、それについて図1
のマルチプロセシング・システムを参照して以下に説明
する。最初に図に示した具体的なトランザクション処理
の実施例に関して、以下のことを仮定する。即ち、処理
ノードPN1はシステムのただ1つのデータベース・サーバ
ーとして機能するものとする。また、計算システムPN13
はトランザクションの複製を開始するものとし、トラン
ザクションは現在の経理情報を対象とする単純なデータ
ベース・アクセス及び更新であると定義されているとす
る。3つの同一シグネチャの中の2つで多数決を行う多数
決処理方式を用いる。
【００１６】複製的実行が決定されると(ステップ50："
トランザクション処理を起動")、調整ノード(PN13)がノ
ードPN1をトリガし、現経理データを書き込みに対して
ロックする(ステップ52："処理システムPN1で現経理デ
ータを書き込みに対してロック")。次にトランザクショ
ンが複製され、他の計算ノード例えばノードPN10，PN1
1，PN12に送られる(ステップ54："処理システムPN13か
ら命令及びデータ・アドレスを処理システムPN10，PN1
1，PN12に送出")。(トランザクション処理の環境では、
実行を複製する決定は通常トランザクションレベルで行
われる。)次に、現経理データは複製された処理装置PN1
0，PN11，PN12によってノードPN1から読み取られる(ス
テップ56："処理システムPN10，PN11，PN12で経理デー
タを処理システムPN1から読み取り")。現経理データは
例えば現経理番号、預金/払い戻し情報などを含んでい
る。次に、処理システムPN10，PN11，PN12は新しい現経
理データを計算し(ステップ58："処理システムPN10，PN
11，PN12で新しい現経理データを計算")、そしてそれぞ
れ同時に少なくとも1つの圧縮シグネチャを処理フロー
(例えば命令解読に続くアドレス生成及び命令実行)内の
1つまたは複数のロケーションから収集する(ステップ6
0："処理システムPN10，PN11，PN12で各シグネチャを判
定")。
【００１７】トランザクションの実行を完了すると、各
処理システムPN10，PN 11，PN12はそれらが収集した圧
縮シグネチャをローカル収集レジスタから調整ノードPN
13へ送り(ステップ62："処理システムPN10，PN 11，PN
12で処理システムPN13へシグネチャを送出")、処理シス
テムPN13はすべてのシグネチャを受信すると、多数決処
理処理を行う(ステップ64："処理システムPN13で多数決
処理を実行")。ノードPN13は収集されたシグネチャをす
べて受信するまで待つことにより処理の同期化を保証す
る。最後に、調整ノードPN13は実施した多数決処理の結
果に基づいて所定の適当なコマンドを実行する(ステッ
プ66："処理システムPN13で多数決処理の結果に基づい
てコマンドを実行")。これによりトランザクションの処
理は終了する(ステップ68："終了")。適当なコマンドと
しては、例えば次のようなものである。即ち、処理ノー
ドPN10，PN11が収集したシグネチャが一致した場合に
は、処理ノードPN1に現経理データのアンロックを命令
し、処理ノードPN10に対しては、その処理結果のデータ
のデータベース・マネージャーPN1への送信を命令し、
ノードPN1に対して現経理データを計算により得られた
データによって更新する。
【００１８】以上の説明では、1つの処理ノードだけが
多数決処理を行い、1つの処理ノードだけが現経理情報
の更新を制御するとした。しかし、より高度のフォール
ト・トレランスを達成するために複数の処理ノード(例
えば3つ)がフォールト・トレラントのための多数決処理
を行うことにしてもよい。また複数の処理ノード(例え
ば3つ)が現経理情報の更新を制御するようにしていもよ
い。例えば各処理ノードPN10，PN11，PN12が同一の多数
決処理処理を実行し、そして多数決処理の結果が受け入
れ可能な場合には、各処理ノードがデータベースのロー
カル・コピーの更新を実行してもよい。
【００１９】本発明では、データベースはトランザクシ
ョンが完全に実行されるまでは影響を受けないので、本
発明の技術はトランザクション処理の環境において容易
に実施できる。このため、誤りが生成した時刻と誤りが
検出された時刻との間の小さい遅れは許容できる。トラ
ンザクションが実行される前に誤りが検出される限り、
トランザクション・マネージャーはデータベースになん
ら変更が加えられない状態でトランザクションを中止さ
せることができる。
【００２０】本発明によるシグネチャの収集及び多数決
処理のための具体的な処理ノードの一実施例を図5のブ
ロック図に示す。図5には、図2の典型的な処理ノード12
を構成するメモリ20及びCPU 24(キャッシュ・メモリ22
を含む)を示す。CPU 24はキャッシュ・メモリ22内の命
令及び/またはデータに基づいて動作し、そしてCPU 24
はプロセッサ・バス26を通じて処理ノードの主メモリ20
に接続されている。メモリ20は処理すべき命令セットに
加えて通常CPUへの入力データを有しており、そして外
部データベースの部分的または全体の複製物を格納する
ことができる。
【００２１】本発明のシグネチャ収集処理は種々の既知
のデータ圧縮技術(例えば実行された命令の数をカウン
タによって計数するもの)を用いて実現できるが、望ま
しくは処理ノードごとに1つまたは複数のリニア・フィ
ードバック・シフトレジスタ(LFSR)を設けることにより
実現される。LFSRについては公開文献によってよく知ら
れており(例えばRao及びFujiwaraによる"計算システム
のための誤り制御コーディング"(プレンティス・ホール
出版、1989年、セクション3．2、初版:1989年)を参
照。)、ハードウェアの試験において試験応答の圧縮の
ために用いられている(McCluskeyによる"組み込み式自
己試験技術"(IEEE設計及び試験、Vol.2、No.2、pp.21-2
8、1985年4月)を参照)。本発明ではリニア・フィードバ
ック・シフトレジスタ圧縮技術を用いることにより、多
数決処理処理で相互検査を行うべきデータの量を有利に
低減することができる。LFSRを用いることにより、CPU
内部の多くの部分において命令セットの処理に関連する
データ信号及び制御信号の流れを圧縮することができ
る。さらに具体的に述べると、CPU内部においてデータ
信号はいかなるデータパスからでも所望の部分に振り向
けることができ、また制御信号は命令解読ハードウェア
及び/またはアドレス生成ハードウェアから所望の部分
に振り向けることができる(以下にさらに詳しく述べ
る)。
【００２２】キャッシュ・メモリ22に入力された命令は
順番にCPUの命令レジスタ70に入力され、そこで多数決
処理制御ビット72が付加される。ビット72は命令がシグ
ネチャ収集を行うべき選ばれた命令セットからの命令で
あるかどうか表す信号として用いる。多数決処理制御ビ
ットは適当な命令によりセット又はリセットすることが
できる。命令はレジスタ70から読み出され、命令解読ユ
ニット74により解読される。解読ユニット74は図に疑似
的に示す実行ユニット76に接続されている。命令はパイ
プライン式にアドレス生成ユニット78によってもレジス
タ70から読み出され、ユニット78は読み出した命令に関
連するアドレスの信号を記憶装置に対して与える。キャ
ッシュ・メモリには汎用レジスタ(GPR) 80も接続されて
おり、これらのレジスタはCPU 24によって処理される現
在のデータを保持する。GPR 80の出力にはALU 82が接続
されている。ALU 82は処理結果としてのデータを接続線
83を通じてレジスタ80に戻す。
【００２３】この実施例では、1つのCPUに対して3つの
シグネチャ収集装置(LFSR及びそれらの支援回路)が個別
に用いられている。具体的には、選択論理回路84，86，
88がそれぞれ、ユニット82，74，78からの出力データ線
に接続されている。(参考文献のRao及びFujiwaraによ
る"通信システムのための誤り制御コーディング"を参
照。)多数決処理ビットV72は各選択論理回路84，86，88
を制御するものとして機能する。多数決処理ビットはシ
グネチャの収集が必要な場合には必ずセットされ、そし
て通常実行された命令によって再び変更される。各論理
回路は命令セットの誤り試験が新たに行われるごとに多
数決処理ビットによってリセットされる。収集すべき圧
縮シグネチャの量及び内容はシステムのソフトウェア/
ハードウェア構成がどのようなものであるかによって異
なる。
【００２４】図5のCPUの実施例では、最初のシグネチャ
はLFSR(1) 90において収集され、選択論理回路84からの
データに結合される。論理回路84はフィードバック接続
線91を通じてLFSR 90を読むことができる。同様に、LFS
R(2) 92は論理回路86に接続され、論理回路86に対する
フィードバック接続線93を有している。LFSR(3) 94は選
択論理回路88からのデータを受信し、接続線95を通じて
データを帰還させる。1つのCPU 24に対して複数のLFSR
を用いることにより、誤りの分離及び誤り検出における
診断が容易となる。しかし必要なら、1つの処理ノード
に対し1つのLFSRを用いて圧縮シグネチャを収集するこ
とも可能である。さらに4つ以上のLFSRを用いることも
可能である。例えば、CPU 24が複数のALUを有している
場合、1つのLFSR及び支援選択論理回路を各ALUに接続
し、各ユニットの処理結果のデータに関する情報を収集
するようにしてもよい。また、複数のLFSRを接続してキ
ャッシュ・メモリ22周辺の複数のデータパス、例えばメ
モリ22と命令レジスタ70との間のパス又はメモリ22とGP
R 80との間のパスをアクセスしてもよい。(メモリ20か
らメモリ22へのデータ転送は通常よく知られたECC機構
によって又はパリティ・チェック方式によって保護され
ている。)多くの場合、アプリケーション領域のシグネ
チャのみをLFSRにより収集する。
【００２５】図5のCPU 24による命令セット処理の一実
施例を図6に示す。この処理は4段のパイプライン処理と
なっており、命令解読段、アドレス生成段、実行段、並
びに終了命令段から成っている。まず、誤り検出の対象
である命令セットの処理開始として(ステップ100："開
始")、多数決処理ビットVの設定制御を受け取る(ステッ
プ102："多数決処理ビットVを設定")。命令セット内の
最初の命令を解読し(ステップ104"命令(1)を解読")、解
読した命令より導かれる圧縮シグネチャを同時にLFSR
(1)に収集する(ステップ106："シグネチャ(1)を収
集")。次のマシンサイクルにおいて、アドレスを生成し
(ステップ108："アドレス生成")、同時に第2の命令のフ
ェッチ及び解読を行う(ステップ110："命令(2)を解
読")。アドレス生成108の結果は生成と同時に圧縮した
形でLFSR(2)に収集し(ステップ112："シグネチャ(2)を
収集")、一方、ステップ110における命令(2)の解読結果
はLFSR(1)に付加する(ステップ114："シグネチャ(1)を
収集")。
【００２６】次のマシンサイクルにおいて、パイプライ
ンに第3の段を付加し、そこで命令(1)を実行し(ステッ
プ116："実行")、それと同時に解読した第2の命令に対
応するアドレスを生成する(ステップ118："アドレス生
成")。さらに同時に第3の命令のフェッチ及び解読を行
う(ステップ120："命令(3)を解読")。ステップ116の実
行の結果は圧縮した形でLFSR(3)に収集し(ステップ12
2："シグネチャ(3)を収集")、一方、ステップ118のアド
レス生成の結果及びステップ120の命令(3)の解読結果は
圧縮形式でLFSR(2)及びLFSR(1)にそれぞれ付加する(ス
テップ124："シグネチャ(2)を収集"及びステップ126："
シグネチャ(1)を収集")。
【００２７】パイプラインの最終段は各命令の終了処理
となっており(ステップ128："命令(1)を終了")、これは
命令セットの第2，第3，第4の命令の実行、アドレス生
成、命令解読(図示せず)における同じマシンサイクルで
も実行する。第2の命令の実行の結果得られるシグネチ
ャは(ステップ130："実行")LFSR(3)に収集し(ステップ1
32："シグネチャ(3)を収集")、その後命令(2)の処理を
終了する(ステップ134："命令(2)を終了")。第3の命令
に関連するアドレス生成より得られるシグネチャは(ス
テップ136："アドレス生成")LFSR(2)に収集し(ステップ
138："シグネチャ(2)を収集")、一方、第3の命令の実行
に基づくシグネチャは(ステップ140："実行")LFSR(3)に
付加する(ステップ142："シグネチャ(3)を収集")。その
後、命令(3)の処理を終了する(ステップ144："命令(3)
を終了")。まとめると、終了命令段を除いてパイプライ
ンの各段においてシグネチャを生成し、CPUの3つのLFSR
の中の1つに収集(付加)する。ただし実行すべき命令の
中には4段すべてを必要としないものもある。その場
合、不要な段ではシグネチャの収集は行わない。
【００２８】プログラム実行の最後において、且つデー
タベースの処理の前に調整処理ノードはマシン命令チェ
ックを行い、各従属処理システムに対してそれらの現在
のシグネチャ(即ち、1つまたは複数のLFSRの内容)を比
較のために調整処理ノードに送らせる(図3参照)。もし
シグネチャが一致しなかった場合には、誤り生成として
命令セット・マネージャーはプログラムを中断する。な
お、従来の誤り検出法では通常すべてのデータ処理結果
の組み合せが必要となるが、本発明の上述の処理におい
ては、1つの命令セットに対してただ1回の多数決処理処
理を行うので、必要な圧縮処理及び通信処理の量は大幅
に低減する。
【００２９】説明を分かり易くするため、上述した実施
例では、各処理ノードは1つの命令セットを順番に実行
するものとしている。より進んだスーパースカラー・タ
イプのプロセッサではシーケンス外の実行が通常可能で
ある。そのような環境では、シグネチャ収集の機構は改
良する必要がある。例えば、シグネチャは解読段及び終
了段においてのみ収集するようにする。なぜなら、これ
ら2つの段は通常順番に実行されるからである。この場
合、アドレス生成段及び実行段で生成されたデータは解
読シーケンスに従ってバッファリングすればよく、命令
実行の完了に続いてシグネチャの収集を行える。
【００３０】実際には、大部分のマルチプロセッサ・シ
ステムはアプリケーション・プログラムをマルチプログ
ラミング環境で実行する。アプリケーション・プログラ
ムの実行は基本的には、繰り返して中断し、命令セット
の実行が完了する前に戻すことができる。本発明はこの
ようなマルチプログラミング環境に対しても、中断時に
シグネチャ及び制御ビットVを単にセーブし、プログラ
ムの実行が再開したとき上記情報を元に戻すことにより
容易に実施できる。そうすることによりシグネチャをそ
のまま保存することができる。このマルチプログラミン
グ処理における一実施例を図7に示す。
【００３１】マルチプロセッサ環境では、選択された命
令セット(例えば、プログラムX)の複製的処理をまず仮
定する(ステップ160："プログラムXの複製的処理")。上
記プログラムはマルチプログラム処理環境で実行されて
いるので、その処理は通常1つまたは複数の処理ポイン
トで中断される(ステップ162："ルーチンを中断")。中
断処理の一部としてプログラムXの現在の状態を主メモ
リ164にセーブする(ステップ164："プログラムXの状態
を主メモリにセーブ")。その際、本発明に従い、各シグ
ネチャ収集装置(LFSR)の内容及び関連する多数決処理ビ
ットを含めてセーブする。各処理システムは次に1つま
たは複数の異なるプログラムの処理を行う(ステップ16
6："CPUで他の処理を扱う")。そのプログラムは例えば1
つまたは複数の異なるアプリケーション・プログラムか
らなり、各プログラムに対してシグネチャ収集を行う。
プログラムXの実行はいくつかのポイントで再開され(ス
テップ168："オペレーティング・システムはプログラム
Xの実行を再開")、シグネチャ収集装置(LFSR)の各内容
を含むプログラムXの現在の状態をCPU内の適当なハード
ウェア(LFSR)に復元する(ステップ170："プログラムXの
状態をCPUに移動する")。最後に、多数決処理制御ビッ
トVを再び能動化し(ステップ172："シグネチャ収集を再
開するためにVビットを能動化")、選択された命令セッ
トの処理をシグネチャ収集と共に再開する。
【００３２】以上、本発明について特定の実施例に基づ
いて詳しく説明したが、本発明の基本的な考え方に従い
種々の改良及び変更を加えることはもちろん可能であ
る。例えばここで述べたフォールト・トレラント処理技
術は診断試験に対して直ちに適用することができる。そ
の場合、アプリケーション・プログラムは制御システム
及び試験システム上で走らせ、シグネチャを収集し、比
較を行うことにより、試験システムが正しく動作してい
ることを確かめる。これ以外にも種々の応用が可能であ
る。
【００３３】
【発明の効果】以上の説明より分かるように、本発明に
よって多処理システムに対する優れた誤り検出法が与え
られる。上述したフォールト・トレラント・システムで
は、圧縮シグネチャ収集及び多数決処理処理において、
1つの命令セットに対してただ1つの多数決処理処理を行
うのみで処理の統合性を保証している。従って、必要と
なる比較処理及び通信処理の負担を従来技術に比べて大
幅に軽減できる。さらに、上述した弱い結合の非同期マ
ルチプロセッサ・システムでは、プロセッサはトランザ
クションを若干異なるタイミングで実行するので、時間
に相関する誤り生成の確率を抑えることができる。具体
的には、システムの一点故障の原因となる共通クロック
は採用しない。最後に、命令セットに基づく誤り検出に
よりチップのレベルで誤り検出を行う場合に比べ優れた
誤り認識効率が得られる。
【図面の簡単な説明】
【図１】本発明による分散計算システムの概略ブロック
図である。
【図２】図1の処理ノードの一実施例を示すブロック図
である。
【図３】本発明によるプログラム処理の一実施例の機能
フローチャートである。
【図４】本発明によるプログラム処理の具体例を示す図
である。
【図５】図2の本発明による処理ノードの1つのコンポー
ネントを示すより詳細なブロック図である。
【図６】図5のCPUによるパイプライン処理の一実施例を
示す機能ブロック図である。
【図７】マルチプログラム・マルチプロセシング環境に
おいて実行される本発明の一実施例の機能フローチャー
トである。
【符号の説明】 10 分散計算システム 12 処理ノード 14 通信ネットワーク 20 主メモリ 22 キャッシュ・メモリ 26 プロセッサ・バス 28 通信アダプタ 30 Ｉ/Ｏコントローラ 32 ディスク記憶装置 70 命令レジスタ 74 命令解読 76 実行ユニット 78 アドレス生成 80 汎用レジスタ(GPR) 84 選択論理回路 86 選択論理回路 88 選択論理回路
フロントページの続き (72)発明者 ジー−クゥオン・ペイル アメリカ合衆国 ニューヨーク州 フィ ッシュキル クロスバイ コート 15 (56)参考文献 特開 平４−81936（ＪＰ，Ａ) 特開 平１−288928（ＪＰ，Ａ) 特開 昭60−142431（ＪＰ，Ａ) 特開 平４−352240（ＪＰ，Ａ) 特開 平３−126136（ＪＰ，Ａ) 特開 平３−260843（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】命令セットを誤りなく処理するために処理
    誤り検出機能を有するマルチプロセッサ・コンピュータ
    ・システムにおいて、 複数のマイクロプロセッサを備え、各マイクロプロセッ
    サは他のマイクロプロセッサから送られてくる命令セッ
    トを独立に処理し、 複数のシグネチャ生成手段を備え、各シグネチャ生成手
    段は前記マイクロプロセッサの1つに関連づけられて前
    記マイクロプロセッサによる前記命令セットの処理と同
    時に且つその処理に基づいてシグネチャを生成し、 多数決処理手段を備え、該多数決処理手段は前記生成さ
    れたシグネチャの各々を受信し前記シグネチャを比較し
    多数決処理により処理誤り状態の有無を検出することを
    特徴とするマルチプロセッサ・コンピュータ・システ
    ム。
  2. 【請求項２】命令セットを誤りなく処理するために処理
    誤り検出機能を有するマルチプロセッサ・コンピュータ
    ・システムにおいて、 命令セットの実質的な並列処理のために通信ネットワー
    クを通じて並列に接続された複数のプロセッサを備え、
    各プロセッサは他のプロセッサから送られてくる命令セ
    ットを独立に処理し、 複数のシグネチャ生成手段を備え、各シグネチャ生成手
    段は前記プロセッサの1つに関連づけられて前記プロセ
    ッサによる前記命令セットの処理と同時に且つその処理
    に基づいてシグネチャを生成し、 多数決処理手段を備え、該多数決処理手段は前記生成さ
    れたシグネチャの各々を受信し前記シグネチャを比較し
    多数決処理により処理誤り状態の有無を検出することを
    特徴とするマルチプロセッサ・コンピュータ・システ
    ム。
  3. 【請求項３】命令セットを誤りなく処理するために処理
    誤り検出機能を有するマルチプロセッサ・コンピュータ
    ・システムにおいて、 複数のマイクロプロセッサを備え、各マイクロプロセッ
    サは他のマイクロプロセッサから送られてくる命令セッ
    トを独立に処理し、各プロセッサは1つのクロック信号
    によって駆動され、前記複数のプロセッサの少なくとも
    1つは異なる非同期のクロック信号によって駆動され 複数のシグネチャ生成手段を備え、各シグネチャ生成手
    段は前記プロセッサの1つに関連づけられて前記プロセ
    ッサによる前記命令セットの処理と同時に且つその処理
    に基づいてシグネチャを生成し、 多数決処理手段を備え、該多数決処理手段は前記生成さ
    れたシグネチャの各々を受信し前記シグネチャを比較し
    多数決処理により処理誤り状態の有無を検出することを
    特徴とするマルチプロセッサ・コンピュータ・システ
    ム。
  4. 【請求項４】マルチプロセッシング・システムを用いて
    1つの命令セットを処理するフォールト・トレラント処
    理方法において、 前記命令セットを複数の処理装置の各々に複製して各処
    理システムで前記命令セットの複製物を処理するステッ
    プと、 各処理装置が前記命令セットの複製物を処理するにつれ
    該処理に基づいて生成されるシグネチャを各処理装置か
    ら収集するステップと、 前記収集されたシグネチャに基づいて多数決処理を行っ
    て前記処理装置の1つまたは複数における処理誤り状態
    の有無を検出するステップを含むことを特徴とするフォ
    ールト・トレラント処理方法。
  5. 【請求項５】前記シグネチャ収集ステップを各処理装置
    において前記命令セットの複製物の処理と同時に行うこ
    とを特徴とする請求項4記載のフォールト・トレラント
    処理方法。
  6. 【請求項６】複数の命令セットが、前記複数の処理シス
    テムを用いたほぼ同時に行う複数の処理に対して与えら
    れ、前記命令セットの少なくとも1つは選択された1つの
    命令セットを有し、前記収集ステップは、前記少なくと
    も1つの選択された命令セットの処理だけを用いて、前
    記処理システムのそれぞれからシグネチャを収集するス
    テップを含むことを特徴とする請求項4記載のフォール
    ト・トレラント処理方法。
  7. 【請求項７】命令セット及び入力データのフォールト・
    トレラント処理のために処理誤り検出機能を有するデー
    タ処理システムにおいて、 それぞれが命令セットを受け取り入力データにアクセス
    するように接続された複数のプロセッサを備え、 各プロセッサは前記命令セットの命令を解読して制御信
    号を生成する命令解読器、前記命令解読器からの前記制
    御信号の少なくとも1つを受け取り且つ前記入力データ
    にアクセスして前記受け取った制御信号及び前記アクセ
    スした入力データに応答して複数のデータ信号を生成す
    る算術論理演算ユニット及び前記算術論理演算ユニット
    からのデータ信号出力を圧縮することによって少なくと
    も部分的に圧縮シグネチャを生成する圧縮シグネチャ生
    成手段を有し、 前記データ処理システムは更に、 各プロセッサを相互接続する通信手段と、 前記命令セットの処理に続いて収集されたシグネチャを
    前記通信手段に送信するように各プロセッサに合図する
    手段と、 前記通信手段に接続され処理誤りの有無を認識するため
    に、前記プロセッサにより生成されたシグネチャを受け
    取って比較する多数決処理手段とを備えたことを特徴と
    するデータ処理システム。
  8. 【請求項８】前記複数のプロセッサは複数のマイクロプ
    ロセッサから成ることを特徴とする請求項7記載のデー
    タ処理システム。
  9. 【請求項９】各プロセッサは複数の算術論理演算ユニッ
    ト及び複数の圧縮シグネチャ生成手段を有し、各圧縮シ
    グネチャ生成手段は前記算術論理演算ユニットの1つに
    関連づけられていることを特徴とする請求項7記載のデ
    ータ処理システム。
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