JPH0683663A

JPH0683663A - マルチプロセッサ・コンピュータ・システム

Info

Publication number: JPH0683663A
Application number: JP5002610A
Authority: JP
Inventors: Edward Belou Stephen; ステファン・エドワード・ベロー; An Hiyuua Kiin; キーン・アン・ヒューア; Kuuon Peiru Jii; ジー−クゥオン・ペイル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-03-04
Filing date: 1993-01-11
Publication date: 1994-03-25
Anticipated expiration: 2011-05-29
Also published as: JP2500038B2; US6128755A

Abstract

(57)【要約】【目的】処理誤りを検出でき、命令セットの誤りのな
い処理が可能なマルチプロセッサ・コンピュータ・シス
テムおよび関連した方法を提供する。【構成】コンピュータ・システムの複数の処理ノード
により、命令セットは複製され、実質的に並列に処理さ
れる（４４）。各処理ノードは、命令セットの実行より
導かれ、命令セットの実行に相応した圧縮ハードウェア
・シグネチャを収集する（４６）。命令セットの実行に
続いて、各処理ノードより収集されたハードウェア・シ
グネチャが比較され、所定のボウティング処理により、
処理誤りの有る無しが確定される（４８）。各プロセッ
サは独立のクロックによって駆動でき、その場合には複
数の処理ノードによる命令セットの処理は非同期とな
る。ただし、各プロセッサによる命令セットの実行は同
期化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータ・システム
に関し、特に、複数の処理ノードを有し、命令セットを
誤りなく処理するための、ハードウェアによるシグネチ
ャ・コレクション（ｓｉｇｎａｔｕｒｅｃｏｌｌｅｃ
ｔｉｏｎ）およびボウティング（ｖｏｔｉｎｇ）の能力
を備えたコンピュータ・ネットワークに関するものであ
る。

【０００２】

【従来の技術および解決すべき課題】マイクロプロセッ
サのスピードが本体のコンピュータのレベルに近づくに
つれ、本体のすでに確立されたアプリケーションの一
部、例えばデータベース処理などを分担するために、微
細構造の特定目的の装置を開発することに対して興味が
高まってきている。マイクロプロセッサを用いても、大
規模な並列化を行えば本体コンピュータより高い性能を
実現できる。しかしその場合、今日のマイクロプロセッ
サではハードウェア・エラーを充分に検出できないとい
う大きな問題がある。ＶＬＳＩチップであるマイクロプ
ロセッサ・チップにとってそのスペースは、性能を確保
する上で厳しい問題であるため、本体プロセッサで通常
用いられているような完全な自己検査回路を用いること
は実用的でない。この誤り検出の問題に関して種々の試
みが行われている。

【０００３】フォールト・トレラント・システムで用い
られている、おそらく最も一般的な技術は、処理ハード
ウェアを単に物理的に多重化するというものである。大
規模集積（ＶＬＳＩ）回路の発達、ならびに非常に低価
格のマイクロプロセッサの進歩により、フォールト・ト
レラント・システムを実現する上で、ハードウェアの多
重化は一層望ましく、実用的なアプローチとなってい
る。冗長性を利用することによって、種々のコンピュー
タ・アーキテクチャにおいて信頼性の高いディジタル処
理が実現されている。例えば、トリプル・モジュール冗
長性（ＴＭＲ）システムでは、同一の命令の流れを実施
するのに３つのＣＰＵを用いており、メモリ・ユニット
およびＩ／Ｏ装置も別のものを用いている。各ＣＰＵは
同一の機能を果たし、１つが故障してもシステムは動作
を継続できるようになっている。（ＴＭＲシステムに関
してさらに詳しくは、米国特許第４，９６５，７１７号
明細書“個別書き込み機能を有する共用メモリを備えた
マルチプロセッサ・システム”、およびＷ．ＭｃＧｉｌ
ｌ他による“連続処理制御におけるフォールト・トレラ
ンス”と題する論文（ＩＥＥＥＭｉｃｏｒ、ｐｐ．２
２−３３、１９８４年１２月）を参照。）ＴＭＲシステ
ムの欠点は、多重化されたモジュールはそれぞれ同期し
た命令サイクルで動作しなければならないということで
あり、そのことは、各モジュールが、多重化された処理
を厳密に同期化するため、１つのクロックを共用しなけ
ればならないということを意味する。すなわち、単一の
クロックによって多重化された各処理が駆動されるた
め、クロックの障害によってシステムの動作は異常とな
り、つまりは一点故障となる。

【０００４】マルチプロセッサ・システムにおいてフォ
ールト・トレランスを高めるための他の技術として、例
えば、プロセッサによる各命令の実行が完了した後、ソ
フトウェアによってデータ・コレクションおよびボウテ
ィングを行うという技術がある（“ＳＩＦＴ：航空機制
御のためのフォールト・トレラント・コンピュータの設
計および分析”（Ｗｅｎｓｌｅｙ他、Ｐｒｏｃ．ＩＥＥ
Ｅ、Ｖｏｌ．６６、Ｎｏ．１０、ｐｐ．１２４０−１２
５５、１９７８年１０月）を参照）。このソフトウェア
によりデータ・コレクションおよびボウティングを行う
というアプローチの長所は、各プロセッサは同一のアプ
リケーション・タスクを実行するが、独立したクロック
によって駆動されるので、プロセッサ間には弱い同期の
みを維持すればよいということである。各プロセッサの
処理により得られたデータは他のプロセッサに送信さ
れ、そこで所定のソフトウェア・ルーチンによりデータ
に対するボウティングが行われる。しかしこのアプロー
チでは、各プロセッサの処理結果としての実際のデータ
が用いられ、また通常、各命令を実行するごとに実施さ
れるので、通信のための負担が大きくなり、そのことが
このアプローチを実施する上での重大な欠点となってい
る。この技術では、基本的に通信および計算に対する負
担が無視されている。

【０００５】従って、マルチプロセッサ分散計算システ
ムにおける誤り検出のための優れたアプローチが必要と
なっており、特に、非同期で、かつシステムを構成する
複数のプロセッサ間の通信および計算の負担を最小にす
るようなアプローチが必要となっている。そこでその答
えとして以下に、シグネチャ・コレクション分析を行う
方法を示す。

【０００６】シフト・レジスタを用いたシグネチャ分析
の技術は、ＶＬＳＩチップの製造および試験において長
年にわたって用いられてきた（例えば、Ｒ．Ａ．Ｆｒｏ
ｈｗｅｒｋによる“シグネチャ分析：新しいディジタル
・フィールド・サービスの方法”（ヒューレット・パッ
カード・ジャーナル、ｐｐ．２−８、１９７７年５月）
を参照）。簡単に説明すると、この分野ではシグネチャ
分析は、大規模のデータを圧縮し、固有の単一のシグネ
チャとして試験して、試験における計算を簡略化するた
めに用いられている。本発明では、このシグネチャ分析
の概念を改良して多処理システムの環境で利用する。

【０００７】

【課題を解決するための手段】本発明は、命令セットを
誤りなく処理するために処理の誤りを検出できるマルチ
プロセッサ・コンピュータ・システムを提供する。この
マルチプロセッサ・システムは、複数のプロセッサを備
え、各プロセッサは命令セットを独立に処理するように
接続されている。複数のハードウェア・シグネチャ発生
手段のそれぞれは、プロセッサによる命令セットの処理
にもとづき、命令セットの処理に相応する圧縮ハードウ
ェア・シグネチャを発生するように、複数のプロセッサ
のそれぞれに関連している。ボウティング手段は、誤り
状態検出に関してシグネチャを比較するため、発生され
た各ハードウェア・シグネチャを受信するよう接続され
ている。受信したシグネチャの間に所定の比較誤りを検
出した場合には、ボウティング手段は誤り状態を認識す
る。さらに種々のマルチプロセッサ・コンピュータ・シ
ステムの詳細についても記述する。

【０００８】本発明はまた、複数の処理システムを用い
る、フォールト・トレラント命令セット処理方法を提供
する。この処理方法は、複数の処理システムのそれぞれ
により命令セットを複製し、かつ処理するステップと、
プロセッサ・システムが独立に複製された命令セットを
処理するとき、処理システムのそれぞれから圧縮ハード
ウェア・シグネチャを収集するステップと、命令セット
のすべての処理に続いて、収集されたシグネチャにもと
づいてボウティングを行い、処理誤り状態の有る無しを
認識するステップとを含んでいる。この処理方法に関し
ても、種々の改良について記述する。

【０００９】要約すると、本発明はマルチプロセッサ・
システムのための優れた誤り検出方式を提供する。ここ
に記述するフォールト・トレラント・システムは、処理
の統合性を保証するように、圧縮シグネチャの収集を行
い、ボウティング処理を行う。望ましくは、各処理命令
セットごとに一回だけボウティングを行う。その結果、
比較および通信の負担は大幅に減少する。このマルチプ
ロセッサ・システムでは、緩やかに結合した非同期処理
ノードを用いるので、時間に相関する誤りが発生する確
率が低下する。具体的には、システムの一点故障を防止
するため、共通クロックは使用しない。処理命令セット
にもとづく誤り検出により、チップレベルでボウティン
グを行って誤りを検出するアプローチなど、従来の大部
分の技術にくらべ、高い誤り認識効率が得られる。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１１】図１において、１０は分散計算システムを
示し、通信ネットワークを通じて相互に接続された複数
の処理ノード／システム１２（・・・ＰＮ１・・・ＰＮ１
０，ＰＮ１１，ＰＮ１２，ＰＮ１３・・・）を有してい
る。（各処理ノード１２は物理的に独立の処理システム
により構成されていてもよく、それらの中のあるものは
離れた場所に設置されていてもよい。）処理ノード１２
の一実施例を図２に示す。この構成例では、ノード１２
はローカル・メモリ２０、ＣＰＵ２４（キャッシュ２２
を含む）を含み、ＣＰＵ２４、キャッシュ２２、ならび
にメモリ２０を相互に接続して通信を可能とするプロセ
ッサ・バス２６をさらに含んでいる。また、バス２６に
は通信アダプタ２８が接続され、それは、例えば図１の
通信ネットワークを通じて他の処理ノードと通信するた
め、ノード１２に対する通信プロトコルを備えている。
ノード１２は接続線２９を通じて通信ネットワーク（図
示せず）に接続している。ノード１２はまた、バス２６
とディスク記憶装置３２とを相互接続するＩ／Ｏコント
ローラ３０を有している。ディスク記憶装置３２はメモ
リ２０に対する２次記憶装置として動作する。

【００１２】本発明において重要なことは、アプリケー
ション・プログラム、サブプログラム、ならびにトラン
ザクションなど（ここでは命令セットという）の処理、
およびマルチプログラム・システム内の各処理ノードか
ら圧縮したハードウェア・シグネチャを同時的に収集す
る処理を多重化するということである。収集したシグネ
チャを処理する一連の命令セットは、所定のボウティン
グ方法を用いて誤りの有る無しに関して比較する。図３
に、これれらの処理の概要を示す。

【００１３】最初に、例えばフォールト・トレラントあ
るいは診断に関して、選んだ命令セットの実行の多重化
を行うことを決定する（ステップ４０：“アプリケーシ
ョン・プログラムの実行を多重化することを決定す
る”）。命令セットの多重化としては、二重化、三重
化、あるいはさらなる多重化を行ってもよい。望ましく
は、シグネチャボウティングの処理（以下に述べる）を
簡単にするため、奇数の命令セットに多重化する。選ん
だ命令セットに対して多重化を決定すると、所望数の処
理装置にタスク指名する（ステップ４２：“複数の装置
にアプリケーション・プログラムをタスク指名す
る”）。これは、命令セットが各処理装置において既に
多重化され、コード化されている場合には、単一のコマ
ンドによって行える。各装置における命令セットの実行
は、適当な同時性および干渉性のメカニズムにより同期
的にあるいは非同期的に進める（ステップ４４：“適当
な同時性および干渉性のメカニズムにより、複数の装置
においてアプリケーション・プログラムを実行す
る”）。マルチプロセッサの環境では、同時性および干
渉性はデータの統合性を保証するために必要である。
（この機能は一般に、トランザクション処理環境のデー
タベース管理システムにより、あるいは適当なハードウ
ェア機能により管理される。）本発明にもとづき、アプ
リケーション・プログラムの実行と同時に、各実行装置
は、アプリケーション領域の、圧縮ハードウェア・シグ
ネチャを収集する（ステップ４６：“アプリケーション
領域のハードウェア・シグネチャを収集する”）。収集
した各ハードウェア・シグネチャは、命令セット内の命
令を実行し、その結果生成されたデータより導いた圧縮
信号により構成されている。命令セットの実行を完了す
ると、次に、所定のシグネチャ・ボウティング方法（以
下に説明する）を用いて、複数の装置のそれぞれからの
ハードウェア・シグネチャを比較する（ステップ４８：
“実行終了時に、主要なボウティング技術にもとづい
て、複数の装置からのハードウェア・シグネチャを比較
する”）。

【００１４】次に、本発明によるフォールト・トレラン
ト・トランザクション処理方法について、より具体的な
処理例にもとづいて説明する。トランザクション処理環
境では、各処理ノードはトランザクション・マネージャ
ーを含むデータベース管理ソフトウェアの複製を実行す
る。トランザクション・マネージャーは、データベース
への適切な書き込みを保証するソフトウェア・システム
である。“トランザクション”は、アプリケーション環
境における仕事の論理単位と定義する。トランザクショ
ンは完全に実行するか、あるいはそうでない場合は主デ
ータベースが何も影響を受けないようにしなければなら
ない。データベースは、複製して各処理ノードで格納す
るか、あるいは処理ノードの外部に置く。

【００１５】複製した各トランザクションは処理ノード
において個別に実行する。本発明によるトランザクショ
ン処理の詳しい一例を図４に示し、それについて図１の
マルチプロセシング・システムを参照して以下に説明す
る。最初に、図に示した具体的なトランザクション処理
の実施例に関して、以下のことを仮定する。すなわち、
処理ノードＰＮ１はシステムのただ１つのデータベース
・サーバーとして機能するものとする。また、計算シス
テムＰＮ１３は、トランザクションの複製を開始させる
ものとし、トランザクションは、現在の経理情報を対象
とする単純なデータベースのアクセスあるいは更新であ
ると定義されているとする。３つのシグネチャの中、２
つのシグネチャが同一かどうかのボウティングを行うボ
ウティング方式を用いる。

【００１６】多重化の実行が決定されると、ステップ５
０の“トランザクション処理の起動”により、調整ノー
ド（ＰＮ１３）は、ノードＰＮ１をトリガし、現経理デ
ータをロックさせる（ステップ５２：“処理システムＰ
Ｎ１は現経理データをロックする”）。次にトランザク
ションを複製し、他の計算ノード、例えばノードＰＮ１
０，ＰＮ１１，ＰＮ１２に送る（ステップ５４：“処理
システムＰＮ１３は命令およびデータ・アドレスを処理
システムＰＮ１０，ＰＮ１１，ＰＮ１２に送る”）。
（トランザクション処理の環境では、実行多重化の決定
は通常、トランザクションレベルにおいて行う。）次
に、現経理データは多重化された処理装置ＰＮ１０，Ｐ
Ｎ１１，ＰＮ１２によってノードＰＮ１より読まれる
（ステップ５６：“処理システムＰＮ１０，ＰＮ１１，
ＰＮ１２は経理データを処理システムＰＮ１より読
む”）。現経理データは、例えば、現経理番号、預金／
払い戻し情報などを含んでいる。次に、処理システムＰ
Ｎ１０，ＰＮ１１，ＰＮ１２は新しい現経理データを計
算し（ステップ５８：“処理システムＰＮ１０，ＰＮ１
１，ＰＮ１２は新しい現経理データを計算する”）、そ
してそれぞれ同時に少なくとも１つの圧縮ハードウェア
・シグネチャを、処理の流れにおける１つまたは複数の
位置（例えば、一連の命令のデコーディング、アドレス
発生、命令実行）から収集する（ステップ６０：“処理
システムＰＮ１０，ＰＮ１１，ＰＮ１２はそれぞれシグ
ネチャを確定する”）。

【００１７】トランザクションの実行を完了すると、各
処理システムＰＮ１０，ＰＮ１１，ＰＮ１２はそれら
が収集した圧縮シグネチャを、ローカル収集レジスタか
ら調整ノードＰＮ１３へ送り（ステップ６２：“処理シ
ステムＰＮ１０，ＰＮ１１，ＰＮ１２は処理システム
ＰＮ１３へシグネチャを送る”）、処理システムＰＮ１
３は、すべてのシグネチャを受信すると、ボウティング
処理を行う（ステップ６４：“処理システムＰＮ１３は
ボウティングを行う”）。ノードＰＮ１３は収集された
シグネチャをすべて受信するまで待つことにより、処理
の同期化を保証する。最後に、調整ノードＰＮ１３は実
施したボウティングの結果にもとづいて所定の適当なコ
マンドを実行する（ステップ６６：“処理システムＰＮ
１３はボウティングの結果にもとづいてコマンドを実行
する”）。これにより、トランザクションの処理は終了
する（ステップ６８：“終了”）。適当なコマンドとし
ては、例えば次のようなものである。すなわち、処理ノ
ードＰＮ１０，ＰＮ１１が収集したシグネチャが一致し
た場合には、処理ノードＰＮ１に現経理データのアンロ
ックを命令し、処理ノードＰＮ１０に対しては、その処
理結果のデータのデータベース・マネージャーＰＮ１へ
の送信を命令し、ノードＰＮ１に対して現経理データを
計算により得られたデータによって更新させる。

【００１８】以上の説明では、１つの処理ノードだけが
ボウティングを行い、１つの処理ノードだけが現経理情
報の更新を制御するとした。しかし、より高度のフォー
ルト・トレランスを達成するために、複数の処理ノード
（例えば、３つ）がフォールト・トレラントのためのボ
ウティングを行うことにしてもよい。また、複数の処理
ノード（例えば、３つ）が現経理情報の更新を制御する
ようにしていもよい。例えば、各処理ノードＰＮ１０，
ＰＮ１１，ＰＮ１２に同一のボウティング処理を実行さ
せ、そしてボウティングの結果が受け入れ可能な場合に
は、各処理ノードにデータベースのローカルな複写にお
ける上記更新を実行させる。

【００１９】本発明では、データベースは、トランザク
ションが完全に実行されるまでは影響を受けないので、
本発明の技術はトランザクション処理の環境において容
易に実施できる。上記理由により、誤りが発生した時刻
と、誤りが検出された時刻との間の小さい遅れは許容で
きる。トランザクションが実行される前に誤りが検出さ
れる限り、トランザクション・マネージャーはデータベ
ースになんら変更が加えられなり状態でトランザクショ
ンを中止させることができる。

【００２０】本発明による、ハードウェア・シグネチャ
のコレクションおよびボウティングのための具体的な処
理ノードの一実施例を図５のブロック図に示す。図５に
は、図２の典型的な処理ノード１２を構成するメモリ２
０およびＣＰＵ２４（キャッシュ・メモリ２２を含む）
を示す。ＣＰＵ２４はキャッシュ・メモリ２２内の命令
および／またはデータにもとづいて動作し、そしてＣＰ
Ｕ２４はプロセッサ・バス２６を通じて処理ノードの主
メモリ２０に接続されている。処理すべき命令セットに
加えて、メモリ２０は通常、ＣＰＵへの入力データを有
しており、そして外部データベースの一部または全体の
複製を格納することができる。

【００２１】本発明のシグネチャ収集処理は種々の既知
のデータ圧縮技術（例えば、実行された命令の数をカウ
ンタによって計数するもの）を用いて実現できるが、望
ましくは、処理ノードごとに１つまたは複数のリニア・
フィードバック・シフトレジスタ（ＬＦＳＲ）を設ける
ことにより実現する。ＬＦＳＲについては公開文献（例
えば、ＲａｏおよびＦｕｊｉｗａｒａによる“計算シス
テムのための誤り制御コーディング”（プレンティス・
ホール出版、１９８９年、セクション３．２、初版：１
９８９年）を参照。）によってよく知られており、ハー
ドウェアの試験において試験応答の圧縮（ＭｃＣｌｕｓ
ｋｅｙによる“組み込み式自己試験技術”（ＩＥＥＥ設
計および試験、Ｖｏｌ．２、Ｎｏ．２、ｐｐ．２１−２
８、１９８５年４月）を参照）のために用いられてい
る。本発明ではリニア・フィードバック・シフトレジス
タ圧縮技術を用いることにより、ボウティング処理で相
互検査を行うべきデータの量を有利に低減することがで
きる。ＬＦＳＲを用いることにより、ＣＰＵ内部の多く
の部分において、命令セットの処理に関連するデータ信
号および／または制御信号の流れを圧縮することができ
る。さらに具体的に述べると、ＣＰＵ内部において、デ
ータ信号はいかなるデータパスからでも所望の部分に振
り向けることができ、また制御信号は命令デコード・ハ
ードウェアおよび／またはアドレス発生ハードウェアか
ら所望の部分に振り向けることができる（以下に、さら
に詳しく述べる）。

【００２２】キャッシュ・メモリ２２に入力された命令
は順番にＣＰＵの命令レジスタ７０に入力され、そこで
ボウティング制御ビット７２が付加される。ビット７２
は命令が、シグネチャ・コレクションを行うべき選ばれ
た命令セットからの命令であるかどうか表す信号として
用いる。ボウティング制御ビットは適当な命令によりセ
ットあるいはリセットすることができる。命令はレジス
タ７０から読み出され、命令デコードニット７４により
デコードされる。デコードユニット７４は、図に疑似的
に示す実行ユニット７６に接続されている。命令はパイ
プライン式にアドレス発生ユニット７８によってもレジ
スタ７０から読み出され、ユニット７８は読み出した命
令に関連するアドレスの信号を記憶装置に対して与え
る。キャッシュ・メモリには汎用レジスタ（ＧＰＲ）８
０も接続されており、これらのレジスタはＣＰＵ２４に
よって処理される現在のデータを保持する。ＧＰＲ８０
の出力にはＡＬＵ８２が接続されている。ＡＬＵ８２は
処理結果としてのデータを接続線８３を通じてレジスタ
８０に戻す。

【００２３】この実施例では、１つのＣＰＵに対して３
つのシグネチャ収集装置（ＬＦＳＲおよびそれらの支援
回路）が個別に用いられている。具体的には、選択論理
回路８４，８６，８８がそれぞれ、ユニット８２，７
４，７８からの出力データ線に接続されている。（参考
文献のＲａｏおよびＦｕｊｉｗａｒａによる“通信シス
テムのための誤り制御コーディング”を参照。）ボウテ
ィング・ビットＶ７２は各選択論理回路８４，８６，８
８を制御するものとして機能する。ボウティング・ビッ
トは、シグネチャのハードウェア・コレクションが必要
な場合には必ずセットされ、そして通常、実行された命
令によって再び変更される。各論理回路は、命令セット
の誤り試験が新たに行われるごとにボウティングビット
によってリセットされる。収集すべき圧縮ハードウェア
・シグネチャの量および内容は、システムのソフトウェ
ア／ハードウェア構成がどのようなものであるかによっ
て異なる。

【００２４】図５のＣＰＵの実施例では、最初のシグネ
チャはＬＳＦＲ（１）９０において収集され、選択論理
回路８４からのデータに結合される。論理回路８４はフ
ィードバック接続線９１を通じてＬＳＦＲ９０を読むこ
とができる。同様に、ＬＦＳＲ（２）９２は論理回路８
６に接続され、論理回路８６に対するフィードバック接
続線９３を有している。ＬＳＦＲ（３）９４は選択論理
回路８８からのデータを受信し、接続線９５を通じてデ
ータを帰還させる。１つのＣＰＵ２４に対して複数のＬ
ＦＳＲを用いることにより、誤りの分離、および誤り検
出における診断が容易となる。しかし必要なら、１つの
処理ノードに対し、１つのＬＦＳＲを用いて圧縮ハード
ウェア・シグネチャを収集することも可能である。さら
に４つ以上のＬＦＳＲを用いることも可能である。例え
ば、ＣＰＵ２４が複数のＡＬＵを有している場合、１つ
のＬＦＳＲおよび支援選択論理回路を各ＡＬＵに接続
し、各ユニットの処理結果のデータに関する情報を収集
するようにしてもよい。また、複数のＬＳＲＦを接続し
てキャッシュ・メモリ２２周辺の複数のデータパス、例
えばメモリ２２と命令レジスタ７０との間のパス、ある
いはメモリ２２とＧＰＲ８０との間のパスをアクセスし
てもよい。（メモリ２０からメモリ２２へのデータ転送
は通常、よく知られたＥＣＣ機構によって、あるいはパ
リティ・チェック方式によって保護されている。）多く
の場合、アプリケーション領域のシグネチャのみをＬＦ
ＳＲにより収集する。

【００２５】図５のＣＰＵ２４による命令セット処理の
一実施例を図６に示す。この処理は４段のパイプライン
処理となっており、命令デコード段、アドレス発生段、
実行段、ならびに終了命令段から成っている。まず、誤
り検出の対象である命令セットの処理開始として（ステ
ップ１００：“開始”）、ボウティング・ビットＶの設
定制御を受け取る（ステップ１０２：“ボウティング・
ビットＶを設定”）。命令セット内の最初の命令をデコ
ードし（ステップ１０４“命令（１）をデコード”）、
デコードした命令より導かれる圧縮シグネチャを同時に
ＬＦＳＲ（１）に収集する（ステップ１０６：“シグネ
チャ（１）を収集”）。次のマシンサイクルにおいて、
アドレスを発生し（ステップ１０８：“アドレス発
生”）、同時に第２の命令のフェッチおよびデコードを
行う（ステップ１１０：“命令（２）をデコード”）。
アドレス発生１０８の結果は、発生と同時に圧縮した形
でＬＦＳＲ（２）に収集し（ステップ１１２：“シグネ
チャ（２）を収集”）、一方、ステップ１１０における
命令（２）のデコード結果はＬＦＳＲ（１）に付加する
（ステップ１１４：“シグネチャ（１）を収集”）。

【００２６】次のマシンサイクルにおいて、パイプライ
ンに第３の段を付加し、そこで命令（１）を実行し（ス
テップ１１６：“実行”）、それと同時にデコードした
第２の命令に対応するアドレスを発生する（ステップ１
１８：“アドレス発生”）。さらに同時に、第３の命令
のフェッチおよびデコードを行う（ステップ１２０：
“命令（３）をデコード”）。ステップ１１６の実行の
結果は圧縮した形でＬＦＳＲ（３）に収集し（ステップ
１２２：“シグネチャ（３）を収集”）、一方、ステッ
プ１１８のアドレス発生の結果およびステップ１２０の
命令（３）のデコード結果は、圧縮形式でＬＦＳＲ
（２）およびＬＦＳＲ（１）にそれぞれ付加する（ステ
ップ１２４：”シグネチャ（２）を収集”およびステッ
プ１２６：“シグネチャ（１）を収集”）。

【００２７】パイプラインの最終段は、各命令の終了処
理となっており（ステップ１２８：“命令（１）を終
了”）、これは、命令セットの第２，第３，第４の命令
の実行、アドレス発生、命令デコード（図示せず）にお
ける同じマシンサイクルでも実行する。第２の命令の実
行の結果得られるシグネチャは（ステップ１３０：“実
行”）ＬＦＳＲ（３）に収集し（ステップ１３２：“シ
グネチャ（３）を収集”）、その後、命令（２）の処理
を終了する（ステップ１３４：“命令（２）を終
了”）。第３の命令に関連するアドレス発生より得られ
るシグネチャは（ステップ１３６：“アドレス発生”）
ＬＦＳＲ（２）に収集し（ステップ１３８：“シグネチ
ャ（２）を収集”）、一方、第３の命令の実行にもとづ
くシグネチャは（ステップ１４０：“実行”）ＬＦＳＲ
（３）に付加する（ステップ１４２：“シグネチャ
（３）を収集”）。その後、命令（３）の処理を終了す
る（ステップ１４４：“命令（３）を終了”）。まとめ
ると、終了命令段を除いて、パイプラインの各段におい
てハードウェア・シグネチャを発生し、ＣＰＵの３つの
ＬＦＳＲの中の１つに収集（付加）する。ただし、実行
すべき命令の中には４段すべてを必要としないものもあ
る。その場合、不要な段ではシグネチャの収集は行わな
い。

【００２８】プログラム実行の最後において、かつデー
タベースの処理の前に、調整処理ノードはマシン命令チ
ェックを行い、各従属処理システムに対してそれらの現
在のハードウェア・シグネチャ（すなわち、１つまたは
複数のＬＦＳＲの内容）を比較のために調整処理ノード
に送らせる（図３参照）。もしシグネチャが一致しなか
った場合には、誤り発生として命令セット・マネージャ
ーはプログラムを中断する。なお、従来の誤り検出法で
は通常、すべてのデータ処理結果の組み合せが必要とな
るが、本発明の上述の処理においては、１つの命令セッ
トに対してただ１回のボウティング処理を行うので、必
要な圧縮処理および通信処理の量は大幅に低減する。

【００２９】説明を分かり易くするため、上述した実施
例では、各処理ノードは１つの命令セットを順番に実行
するものとしている。より進んだスーパースカラー・タ
イプのプロセッサでは、シーケンス外の実行が通常、可
能である。そのような環境では、シグネチャ・コレクシ
ョンの機構は改良する必要がある。例えば、シグネチャ
はデコード段および終了段においてのみ収集するように
する。なぜなら、これら２つの段は通常、順番に実行さ
れるからである。この場合、アドレス発生段および実行
段で生成されたデータは、デコード・シーケンスに従っ
てバッファリングすればよく、命令実行の完了に続いて
シグネチャの収集を行える。

【００３０】実際には、大部分のマルチプロセッサ・シ
ステムはアプリケーション・プログラムをマルチ・プロ
グラミング環境で実行する。アプリケーション・プログ
ラムの実行は基本的には、繰り返して中断し、命令セッ
トの実行が完了する前に戻すことができる。本発明はこ
のようなマルチ・プログラミング環境に対しても、中断
時にハードウェア・シグネチャおよび制御ビットＶを単
にセーブし、プログラムの実行が再開したとき上記情報
を元に戻すことにより、容易に実施できる。そうするこ
とにより、シグネチャをそのまま保存することができ
る。このマルチ・プログラミング処理における一実施例
を図７に示す。

【００３１】マルチプロセッサ環境では、選択した命令
セット（例えば、プログラムＸ）の多重処理をまず仮定
する（ステップ１６０：“プログラムＸの多重処
理”）。上記プログラムは、マルチプログラム処理環境
で実行するので、その処理は通常、１つまたは複数の処
理ポイントで中断される（ステップ１６２：“ルーチン
を中断する”）。中断処理の一部として、プログラムＸ
の現在の状態を主メモリ１６４にセーブする（ステップ
１６４：“プログラムＸの状態を主メモリにセーブす
る”）。その際、本発明に従い、各ハードウェア・シグ
ネチャ収集装置（ＬＦＳＲ）の内容および関連するボウ
ティング・ビットを含めてセーブする。各処理システム
は次に１つまたは複数の異なるプログラムの処理を行う
（ステップ１６６：“ＣＰＵは他の処理を扱う”）。そ
のプログラムは例えば１つまたは複数の異なるアプリケ
ーション・プログラムからなり、各プログラムに対して
シグネチャ収集を行う。プログラムＸの実行はいくつか
のポイントで再開させ（ステップ１６８：“オペレーテ
ィング・システムはプログラムＸの実行を再開す
る”）、シグネチャ収集装置（ＬＦＳＲ）の各内容を含
むプログラムＸの現在の状態を、ＣＰＵ内の適当なハー
ドウェア（ＬＦＳＲ）に復元する（ステップ１７０：
“プログラムＸの状態をＣＰＵに移動する”）。最後
に、ボウティング制御ビットＶを再能動化し（ステップ
１７２：“シグネチャ収集を再開するためにＶビットを
能動化する”）、選択した命令セットの処理を、シグネ
チャ収集と共に再開する。

【００３２】以上、本発明について特定の実施例にもと
づいて詳しく説明したが、本発明の基本的な考え方に従
い、種々の改良および変更を加えることはもちろん可能
である。例えば、ここで述べたフォールト・トレラント
処理技術は、診断試験に対して直ちに適用することがで
きる。その場合、アプリケーション・プログラムは制御
システムおよび試験システム上で走らせ、シグネチャを
収集し、比較を行うことにより、試験システムが正しく
動作していることを確かめる。これ以外にも種々の応用
が可能である。

【００３３】以下、本発明の実施態様を列記する。

【００３４】（１）命令セットを誤りなく処理するため
に処理の誤りを検出できるマルチプロセッサ・コンピュ
ータ・システムにおいて、複数のプロセッサを備え、前
記プロセッサはそれぞれ、前記プロセッサの中の他のプ
ロセッサからの前記命令セットを独立に処理し、複数の
ハードウェア・シグネチャ発生手段を備え、各シグネチ
ャ発生手段はそれぞれ、前記プロセッサの１つに関連し
て、前記プロセッサによる前記命令セットの処理と同時
に、かつその処理にもとづいて、圧縮ハードウェア・シ
グネチャを発生し、前記発生されたハードウェア・シグ
ネチャのそれぞれを受信するように接続され、前記シグ
ネチャを誤り状態に関して比較し、受信した前記シグネ
チャの間に所定の比較誤りを検出した場合に誤り状態を
認識するボウティング手段を備えたことを特徴とするマ
ルチプロセッサ・コンピュータ・システム。

【００３５】（２）前記複数のプロセッサは、複数のマ
イクロプロセッサから成ることを特徴とする（１）記載
のマルチプロセッサ・コンピュータ・システム。

【００３６】（３）前記複数のプロセッサは、前記命令
セットの実質的な並列処理のために、通信ネットワーク
を通じて並列に接続されていることを特徴とする（１）
記載のマルチプロセッサ・コンピュータ・システム。

【００３７】（４）前記複数のプロセッサは、３つのプ
ロセッサを備えていることを特徴とする（１）記載のマ
ルチプロセッサ・コンピュータ・システム。

【００３８】（５）前記３つのプロセッサは、前記命令
セットの実質的な並列処理のために、通信ネットワーク
を通じて並列に接続されていることを特徴とする（４）
記載のマルチプロセッサ・コンピュータ・システム。

【００３９】（６）前記複数のプロセッサの中の少なく
ともいくつかは、物理的に独立の処理システム内に設け
られていることを特徴とする（１）記載のマルチプロセ
ッサ・コンピュータ・システム。

【００４０】（７）前記物理的に独立した処理システム
の中の少なくともいくつかは、物理的に離れた処理シス
テムから成ることを特徴とする（６）記載のマルチプロ
セッサ・コンピュータ・システム。

【００４１】（８）前記複数のプロセッサの各プロセッ
サは、１つのクロック信号によって駆動され、前記複数
のプロセッサの少なくともいくつかは、異なる、非同期
のクロック信号によって駆動されることを特徴とする
（１）記載のマルチプロセッサ・コンピュータ・システ
ム。

【００４２】（９）前記複数のプロセッサの各プロセッ
サは、前記命令セットを同期して処理することを特徴と
する（１）記載のマルチプロセッサ・コンピュータ・シ
ステム。

【００４３】（１０）前記コンピュータ・システムは、
複数の命令セットに対してほぼ同時に動作し、前記複数
のハードウェア・シグネチャ発生手段は、前記複数の命
令セットの中の選択されたものに関連して動作すること
を特徴とする（１）記載のマルチプロセッサ・コンピュ
ータ・システム。

【００４４】（１１）前記複数のプロセッサによる、前
記選択された命令セットの処理を中断するための処理中
断手段と、前記複数のハードウェア・シグネチャ発生手
段に接続され、前記選択された命令セットの処理が中断
したとき、各ハードウェア・シグネチャ発生手段の現在
の状態を受信する記憶手段とを備えたことを特徴とする
（１０）記載のマルチプロセッサ・コンピュータ・シス
テム。

【００４５】（１２）前記複数のハードウェア・シグネ
チャ発生手段はそれぞれ、少なくとも１つのＬＦＳＲを
含むことを特徴とする（１１）記載のマルチプロセッサ
・コンピュータ・システム。

【００４６】（１３）前記複数のシグネチャ発生手段は
それぞれ、前記少なくとも１つのＬＦＳＲに接続され、
ハードウェア・シグネチャ収集のために、前記選択され
た命令セットを認識する選択論理回路をさらに備えたこ
とを特徴とする（１２）記載のマルチプロセッサ・コン
ピュータ・システム。

【００４７】（１４）ハードウェア・シグネチャの収集
のために、前記選択された命令セットを認識する選択論
理回路制御回路をさらに備えたことを特徴とする（１
１）記載のマルチプロセッサ・コンピュータ・システ
ム。

【００４８】（１５）前記ボウティング手段は、前記発
生されたハードウェア・シグネチャのそれぞれを受信す
るように接続された調整プロセッサを備えたことを特徴
とする（１）記載のマルチプロセッサ・コンピュータ・
システム。

【００４９】（１６）前記命令セットはトランザクショ
ンを含んでいることを特徴とする（１）記載のマルチプ
ロセッサ・コンピュータ・システム。

【００５０】（１７）複数の処理システムを用いて１つ
の命令セットを処理するフォールト・トレラント処理方
法において、（ａ）前記複数の処理システムのそれぞれ
により前記命令セットを複製し、かつ処理するステップ
と、（ｂ）前記処理システムのそれぞれから圧縮ハード
ウェア・シグネチャを収集するステップとを含み、前記
圧縮ハードウェア・シグネチャのそれぞれは、前記シス
テムのそれぞれによる前記複製された命令セットの処理
を表し、（ｃ）前記シグネチャ収集ステップ（ｂ）に続
いて、前記複数の処理システムの１つまたは複数におい
て、処理の誤り状態の有る無しを認識するために、前記
収集された圧縮シグネチャにもとづいてボウティングを
行うステップを含むことを特徴とするフォールト・トレ
ラント処理方法。

【００５１】（１８）前記圧縮ハードウェア・シグネチ
ャ収集ステップ（ｂ）は、前記複数の処理システムのそ
れぞれにおいて、それらによる前記ステップ（ａ）の前
記複製された命令セットの処理と同時に行うことを特徴
とする（１７）記載のフォールト・トレラント処理方
法。

【００５２】（１９）調整処理システムを設けて前記ボ
ウティング・ステップ（ｃ）を行い、前記方法はさら
に、前記処理ステップ（ａ），（ｂ）に続いて、前記圧
縮ハードウェア・シグネチャをそれぞれ前記調整処理シ
ステムに渡すステップを含むことを特徴とする（１８）
記載のフォールト・トレラント処理方法。

【００５３】（２０）前記ステップ（ｂ）において収集
した前記ハードウェア・シグネチャを交換して、前記複
数の処理システムのそれぞれが、他の前記複数の処理シ
ステムのそれぞれが発生した圧縮シグネチャを有するよ
うにするステップをさらに含み、前記複数の処理システ
ムの少なくとも１つは前記ボウティング・ステップを行
うことを特徴とする（１８）記載のフォールト・トレラ
ント処理方法。

【００５４】（２１）前記複数の処理システムは３つの
処理システムを有し、前記ステップ（ａ）は、前記３つ
のプロセシング・システムのそれぞれが、前記命令セッ
トを複製し、処理するステップを含むことを特徴とする
（１７）記載のフォールト・トレラント処理方法。

【００５５】（２２）複数の命令セットが、前記複数の
処理システムを用いたほぼ同時に行う複数の処理に対し
て与えられ、前記命令セットの少なくとも１つは選択さ
れた１つの命令セットを有し、前記収集ステップ（ｂ）
は、前記少なくとも１つの選択された命令セットの処理
だけを用いて、前記処理システムのそれぞれから圧縮ハ
ードウェア・シグネチャを収集するステップを含むこと
を特徴とする（１７）記載のフォールト・トレラント処
理方法。

【００５６】（２３）前記収集ステップ（ｂ）および前
記ボウティング・ステップ（ｃ）は各選択された命令セ
ットに対して独立に行うことを特徴とする（２２）記載
のフォールト・トレラント処理方法。

【００５７】（２４）前記複数のプロセッサによって選
択された命令セットの処理を中断するステップと、前記
選択された命令セットの処理の中断と同時に、収集され
た圧縮ハードウェア・シグネチャのそれぞれの現在の状
態を格納するステップとをさらに含むことを特徴とする
（２３）記載のフォールト・トレラント処理方法。

【００５８】（２５）圧縮ハードウェア・シグネチャを
収集するために、圧縮ハードウェア・シグネチャの処理
にもとづいて、前記複数の命令セットから１つの選択さ
れた命令セットを認識するステップをさらに含むことを
特徴とする（２４）記載のフォールト・トレラント処理
方法。

【００５９】（２６）命令セットおよび入力データのフ
ォールト・トレラント処理のために処理誤りを検出でき
るデータ処理システムにおいて、それぞれが前記命令セ
ットを受け取り、前記入力データにアクセスするように
接続された複数のプロセッサを備え、各プロセッサは少
なくとも、（ｉ）前記命令セットの命令をデコードし、
その結果、制御信号を発生する命令デコーダと、（ｉ
ｉ）前記命令デコーダが発生した前記制御信号の少なく
ともいくつかを受信するように、かつ前記入力データに
アクセスするように接続された算術演算論理ユニット
（ＡＬＵ）とを有し、前記ＡＬＵは前記受信した制御信
号および前記アクセスした入力データに応答して結果と
しての複数のデータ信号を発生し、（ｉｉｉ）圧縮ハー
ドウェア・シグネチャを発生する手段を有し、前記シグ
ネチャは少なくとも一部が、前記ＡＬＵが出力する結果
としての複数のデータ信号を圧縮することによって発生
され、前記プロセッサのそれぞれを相互接続する通信手
段と、前記命令セットの処理につづいて、前記通信手段
に収集したハードウェア・シグネチャを送信するよう
に、前記複数のプロセッサのそれぞれに信号を与える手
段と、前記通信手段に接続され、処理誤りの有る無しを
認識するために、前記複数のプロセッサが発生した前記
ハードウェア・シグネチャを受信し、比較するボウティ
ング手段とを備えたことを特徴とするデータ処理システ
ム。

【００６０】（２７）前記複数のプロセッサは、複数の
マイクロプロセッサから成ることを特徴とする（２６）
記載のデータ処理システム。

【００６１】（２８）前記複数のマイクロプロセッサの
各プロセッサは、１つのクロック信号によって駆動さ
れ、前記クロック信号はほぼ同期していることを特徴と
する（２７）記載のデータ処理システム。

【００６２】（２９）前記複数のマイクロプロセッサの
各プロセッサは１つのクロック信号によって駆動され、
前記複数のプロセッサの少なくともいくつかは異なる、
非同期のクロック信号によって駆動され、前記信号供与
手段は、前記収集したハードウェア・シグネチャを送信
するよう前記プロセッサに信号を与える前に、各プロセ
ッサが前記命令セットの処理を完了するまで待つことに
よって、前記複数のプロセッサによる処理を同期化する
ことを特徴とする（２７）記載のデータ処理システム。

【００６３】（３０）各プロセッサは複数のＡＬＵと、
圧縮ハードウェア・シグネチャを発生するための複数の
手段とを有し、前記発生手段はそれぞれ前記ＡＬＵの１
つに関連していることを特徴とする（２６）記載のデー
タ処理システム。

【００６４】（３１）各プロセッサは、圧縮ハードウェ
ア・シグネチャを発生するための複数の手段を有し、各
プロセッサの少なくとも１つの前記シグネチャ発生手段
は、前記デコーダが発生した前記制御信号にもとづいて
シグネチャを発生するように前記デコーダに関連してい
ることを特徴とする（２６）記載のデータ処理システ
ム。

【００６５】（３２）各プロセッサの前記シグネチャ発
生手段はＬＦＳＲを含むことを特徴とする（２６）記載
のデータ処理システム。

【００６６】（３３）前記シグネチャ発生手段はさら
に、前記命令セットを認識してハードウェア・シグネチ
ャを収集するために前記ＬＦＳＲに接続された選択論理
回路を含むことを特徴とする（３２）記載のデータ処理
システム。

【００６７】（３４）前記ボウティング手段は、前記発
生されたハードウェア・シグネチャのそれぞれを受信す
るように接続された調整プロセッサから成ることを特徴
とする（２６）記載のデータ処理システム。

【００６８】（３５）前記コンピュータシステムは複数
の命令セットをほぼ同時に処理し、各プロセッサの前記
シグネチャ発生手段は、前記複数の命令セットの中の選
択された１つに関連して動作することを特徴とする（２
６）記載のデータ処理システム。

【００６９】（３６）前記複数のプロセッサによる選択
された命令セットの処理を中断する処理中断手段と、選
択された命令セットの処理中断時に、各プロセッサのハ
ードウェア・シグネチャ発生手段の現在の状態を受信す
るように前記複数のプロセッサのそれぞれに関連した記
憶手段とをさらに備えたことを特徴とする（３５）記載
のデータ処理システム。

【００７０】

【発明の効果】以上の説明より分かるように、本発明に
よって多処理システムに対する優れた誤り検出法が与え
られる。上述したフォールト・トレラント・システムで
は、圧縮シグネチャ・コレクションおよびボウティング
処理において、１つの命令セットに対してただ１つのボ
ウティング処理を行うのみで処理の統合性を保証してい
る。従って、必要となる比較処理および通信処理の負担
を、従来技術に比べて大幅に軽減できる。さらに、上述
した弱い結合の非同期マルチプロセッサ・システムで
は、プロセッサはトランザクションを若干異なるタイミ
ングで実行するので、時間に相関する誤り発生の確率を
抑えることができる。具体的には、システムの一点故障
の原因となる共通クロックは採用しない。最後に、命令
セットにもとづく誤り検出により、チップのレベルで誤
り検出を行う場合に比べ、優れた誤り認識効率が得られ
る。

【図面の簡単な説明】

【図１】本発明による分散計算システムの概略ブロック
図である。

【図２】図１の処理ノードの一実施例を示すブロック図
である。

【図３】本発明によるプログラム処理の一実施例の機能
フローチャートである。

【図４】本発明によるプログラム処理の具体例を示す図
である。

【図５】図２の本発明による処理ノードの１つのコンポ
ーネントを示すより詳細なブロック図である。

【図６】図５のＣＰＵによるパイプライン処理の一実施
例を示す機能ブロック図である。

【図７】マルチプログラム・マルチプロセシング環境に
おいて実行される本発明の一実施例の機能フローチャー
トである。

【符号の説明】

１０分散計算システム１２処理ノード１４通信ネットワーク２０主メモリ２２キャッシュ・メモリ２６プロセッサ・バス２８通信アダプタ３０Ｉ／Ｏコントローラ３２ディスク記憶装置７０命令レジスタ７４命令デコード７６実行ユニット７８アドレス発生８０汎用レジスタ（ＧＰＲ）８４選択論理回路８６選択論理回路８８選択論理回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者キーン・アン・ヒューアアメリカ合衆国フロリダ州オヴィードマックコールコート 1012 (72)発明者ジー−クゥオン・ペイルアメリカ合衆国ニューヨーク州フィッシュキルクロスバイコート 15

Claims

【特許請求の範囲】

【請求項１】命令セットを誤りなく処理するために処理
の誤りを検出できるマルチプロセッサ・コンピュータ・
システムにおいて、複数のプロセッサを備え、前記プロセッサはそれぞれ、
前記プロセッサの中の他のプロセッサからの前記命令セ
ットを独立に処理し、複数のハードウェア・シグネチャ発生手段を備え、各シ
グネチャ発生手段はそれぞれ、前記プロセッサの１つに
関連して、前記プロセッサによる前記命令セットの処理
と同時に、かつその処理にもとづいて、圧縮ハードウェ
ア・シグネチャを発生し、前記発生されたハードウェア・シグネチャのそれぞれを
受信するように接続され、前記シグネチャを誤り状態に
関して比較し、受信した前記シグネチャの間に所定の比
較誤りを検出した場合に誤り状態を認識するボウティン
グ手段を備えたことを特徴とするマルチプロセッサ・コ
ンピュータ・システム。
【請求項２】前記複数のプロセッサは、複数のマイクロ
プロセッサから成ることを特徴とする請求項１記載のマ
ルチプロセッサ・コンピュータ・システム。
【請求項３】前記複数のプロセッサは、前記命令セット
の実質的な並列処理のために、通信ネットワークを通じ
て並列に接続されていることを特徴とする請求項１記載
のマルチプロセッサ・コンピュータ・システム。
【請求項４】前記複数のプロセッサの各プロセッサは、
１つのクロック信号によって駆動され、前記複数のプロ
セッサの少なくともいくつかは、異なる、非同期のクロ
ック信号によって駆動されることを特徴とする請求項１
記載のマルチプロセッサ・コンピュータ・システム。
【請求項５】複数の処理システムを用いて１つの命令セ
ットを処理するフォールト・トレラント処理方法におい
て、（ａ）前記複数の処理システムのそれぞれにより前記命
令セットを複製し、かつ処理するステップと、（ｂ）前記処理システムのそれぞれから圧縮ハードウェ
ア・シグネチャを収集するステップとを含み、前記圧縮
ハードウェア・シグネチャのそれぞれは、前記システム
のそれぞれによる前記複製された命令セットの処理を表
し、（ｃ）前記シグネチャ収集ステップ（ｂ）に続いて、前
記複数の処理システムの１つまたは複数において、処理
の誤り状態の有る無しを認識するために、前記収集され
た圧縮シグネチャにもとづいてボウティングを行うステ
ップを含むことを特徴とするフォールト・トレラント処
理方法。
【請求項６】前記圧縮ハードウェア・シグネチャ収集ス
テップ（ｂ）は、前記複数の処理システムのそれぞれに
おいて、それらによる前記ステップ（ａ）の前記複製さ
れた命令セットの処理と同時に行うことを特徴とする請
求項５記載のフォールト・トレラント処理方法。
【請求項７】複数の命令セットが、前記複数の処理シス
テムを用いたほぼ同時に行う複数の処理に対して与えら
れ、前記命令セットの少なくとも１つは選択された１つ
の命令セットを有し、前記収集ステップ（ｂ）は、前記
少なくとも１つの選択された命令セットの処理だけを用
いて、前記処理システムのそれぞれから圧縮ハードウェ
ア・シグネチャを収集するステップを含むことを特徴と
する請求項５記載のフォールト・トレラント処理方法。
【請求項８】命令セットおよび入力データのフォールト
・トレラント処理のために処理誤りを検出できるデータ
処理システムにおいて、それぞれが前記命令セットを受け取り、前記入力データ
にアクセスするように接続された複数のプロセッサを備
え、各プロセッサは少なくとも、（ｉ）前記命令セットの命令をデコードし、その結果、
制御信号を発生する命令デコーダと、（ｉｉ）前記命令デコーダが発生した前記制御信号の少
なくともいくつかを受信するように、かつ前記入力デー
タにアクセスするように接続された算術演算論理ユニッ
ト（ＡＬＵ）とを有し、前記ＡＬＵは前記受信した制御
信号および前記アクセスした入力データに応答して結果
としての複数のデータ信号を発生し、（ｉｉｉ）圧縮ハードウェア・シグネチャを発生する手
段を有し、前記シグネチャは少なくとも一部が、前記Ａ
ＬＵが出力する結果としての複数のデータ信号を圧縮す
ることによって発生され、前記プロセッサのそれぞれを相互接続する通信手段と、前記命令セットの処理につづいて、前記通信手段に収集
したハードウェア・シグネチャを送信するように、前記
複数のプロセッサのそれぞれに信号を与える手段と、前記通信手段に接続され、処理誤りの有る無しを認識す
るために、前記複数のプロセッサが発生した前記ハード
ウェア・シグネチャを受信し、比較するボウティング手
段とを備えたことを特徴とするデータ処理システム。
【請求項９】前記複数のプロセッサは、複数のマイクロ
プロセッサから成ることを特徴とする請求項８記載のデ
ータ処理システム。
【請求項１０】各プロセッサは複数のＡＬＵと、圧縮ハ
ードウェア・シグネチャを発生するための複数の手段と
を有し、前記発生手段はそれぞれ前記ＡＬＵの１つに関
連していることを特徴とする請求項８記載のデータ処理
システム。