JPH07219913A - マルチプロセッサシステムの制御方法及び装置 - Google Patents
マルチプロセッサシステムの制御方法及び装置Info
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- JPH07219913A JPH07219913A JP6008482A JP848294A JPH07219913A JP H07219913 A JPH07219913 A JP H07219913A JP 6008482 A JP6008482 A JP 6008482A JP 848294 A JP848294 A JP 848294A JP H07219913 A JPH07219913 A JP H07219913A
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- master
- processors
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
- G06F11/2242—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors in multi-processor systems, e.g. one processor becoming the test master
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- G06F11/2284—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by power-on test, e.g. power-on self test [POST]
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Abstract
(57)【要約】
【目的】マスタプロセッサに異常が起きてもシステムを
縮退した動作が２以上のプロセッサが正常に動作する最
小構成となるまでは可能とする。 【構成】システムに有効接続されたプロセッサ１０−１
〜１０−４の１つをマスタプロセッサとし、残りをスレ
ーブプロセッサに割当てる。各プロセッサ１０−１〜１
０−４は、プロセッサ番号レジスタ５８の自分のプロセ
ッサ番号とプロセッサ有効レジスタ５６の他のプロセッ
サのプロセッサ番号とを比較し、例えば自分のプロセッ
サ番号が他のプロセッサ番号と比較して最小の場合、自
分はマスタプロセッサであると認識する。割当後のマス
タ初期化診断処理はスレーブプロセッサで監視され、マ
スタ異常を認識するとシステムから切り離す縮退を行
い、再度、マスタ・スレーブの割当処理で再構成する。
縮退した動作が２以上のプロセッサが正常に動作する最
小構成となるまでは可能とする。 【構成】システムに有効接続されたプロセッサ１０−１
〜１０−４の１つをマスタプロセッサとし、残りをスレ
ーブプロセッサに割当てる。各プロセッサ１０−１〜１
０−４は、プロセッサ番号レジスタ５８の自分のプロセ
ッサ番号とプロセッサ有効レジスタ５６の他のプロセッ
サのプロセッサ番号とを比較し、例えば自分のプロセッ
サ番号が他のプロセッサ番号と比較して最小の場合、自
分はマスタプロセッサであると認識する。割当後のマス
タ初期化診断処理はスレーブプロセッサで監視され、マ
スタ異常を認識するとシステムから切り離す縮退を行
い、再度、マスタ・スレーブの割当処理で再構成する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサを共
有バスで接続して分散処理を行うマルチプロセッサシス
テムの制御方法及び装置に関し、特に、マルチプロセッ
サの分散処理におけるマスタ権限とスレーブ権限をシス
テム起動時の初期化処理でダイナミックに割当てるよう
にしたマルチプロセッサシステムの制御方法及び装置に
関する。
有バスで接続して分散処理を行うマルチプロセッサシス
テムの制御方法及び装置に関し、特に、マルチプロセッ
サの分散処理におけるマスタ権限とスレーブ権限をシス
テム起動時の初期化処理でダイナミックに割当てるよう
にしたマルチプロセッサシステムの制御方法及び装置に
関する。
【０００２】現在、コンピュータシステムは、１プロセ
ッサ当たり１００ＭＩＰＳ〜１５０ＭＩＰＳ（１億〜
１．５億命令／秒）の性能値を出すコンピュータがワー
クステーション、サーバ、パソコンにまで搭載されるよ
うになっている。このような性能値の実現は、マイクロ
プログラム技術により、コンパクトなサイズで大型汎用
機並の性能を発揮でき、かつ価格が安価でできるように
なったことが挙げられる。
ッサ当たり１００ＭＩＰＳ〜１５０ＭＩＰＳ（１億〜
１．５億命令／秒）の性能値を出すコンピュータがワー
クステーション、サーバ、パソコンにまで搭載されるよ
うになっている。このような性能値の実現は、マイクロ
プログラム技術により、コンパクトなサイズで大型汎用
機並の性能を発揮でき、かつ価格が安価でできるように
なったことが挙げられる。
【０００３】今後、さらに１プロセッサ当りの性能を上
げる努力をしていく一方で、マルチプロセッサ化して、
システム全体の性能を向上させる動きが、ディスクトッ
プ、ディスクサイドモデルの小型機モデルにもみられる
ようになってきた。マルチプロセッサシステムは、共有
バスを介して複数台のプロセッサを接続し、その内の１
台にマスタとしての権限を割当て、残りにスレーブとし
ての権限を割当てる。マスタ権限が割当てられた所謂マ
スタプロセッサは、メモリ、入出力装置等の共有部に対
する処理を実行する。スレーブ権限が割当てられた所謂
スレーブプロセッサは、主にジョブの分散処理を実行す
る。
げる努力をしていく一方で、マルチプロセッサ化して、
システム全体の性能を向上させる動きが、ディスクトッ
プ、ディスクサイドモデルの小型機モデルにもみられる
ようになってきた。マルチプロセッサシステムは、共有
バスを介して複数台のプロセッサを接続し、その内の１
台にマスタとしての権限を割当て、残りにスレーブとし
ての権限を割当てる。マスタ権限が割当てられた所謂マ
スタプロセッサは、メモリ、入出力装置等の共有部に対
する処理を実行する。スレーブ権限が割当てられた所謂
スレーブプロセッサは、主にジョブの分散処理を実行す
る。
【０００４】複数のプロセッサに対するマスタプロセッ
サおよびスレーブプロセッサの割当ては固定的に決めら
れている。ところで、このようなマルチプロセッサシス
テムにあっては、プロセッサの異常時に異常を起したプ
ロセッサをシステムから切り離す縮退を行い、最小構成
でもシステムが動作できるような仕組みが必要である。
サおよびスレーブプロセッサの割当ては固定的に決めら
れている。ところで、このようなマルチプロセッサシス
テムにあっては、プロセッサの異常時に異常を起したプ
ロセッサをシステムから切り離す縮退を行い、最小構成
でもシステムが動作できるような仕組みが必要である。
【０００５】そこで、従来のマルチプロセッサシステム
では、システム立ち上げ時の初期化処理の際に、マスタ
プロセッサが複数のスレーブプロセッサを監視し、異常
を起したスレーブプロセッサをシステムから切り離して
縮退し、マスタプロセッサ１台とスレーブプロセッサ１
台の最小構成でもシステムが動作できるようにしてい
る。
では、システム立ち上げ時の初期化処理の際に、マスタ
プロセッサが複数のスレーブプロセッサを監視し、異常
を起したスレーブプロセッサをシステムから切り離して
縮退し、マスタプロセッサ１台とスレーブプロセッサ１
台の最小構成でもシステムが動作できるようにしてい
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のマルチプロセッサシステムでは、マスタプロ
セッサがその接続位置などにより固定的に定められてい
たため、マスタプロセッサが異常の場合は縮退運転がで
きず、複数のプロセッサが有効に動作可能であってもシ
ステムがハングしてしまう問題があった。
うな従来のマルチプロセッサシステムでは、マスタプロ
セッサがその接続位置などにより固定的に定められてい
たため、マスタプロセッサが異常の場合は縮退運転がで
きず、複数のプロセッサが有効に動作可能であってもシ
ステムがハングしてしまう問題があった。
【０００７】本発明は、このような従来の問題点に鑑み
てなされたもので、マスタプロセッサに異常が起きても
システムを縮退した動作が２以上のプロセッサが正常に
動作する最小構成となるまで可能とするマルチプロセッ
サシステムの制御方法および装置を提供することを目的
とする。
てなされたもので、マスタプロセッサに異常が起きても
システムを縮退した動作が２以上のプロセッサが正常に
動作する最小構成となるまで可能とするマルチプロセッ
サシステムの制御方法および装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。まず本発明のマルチプロセッサシステムは、
共有バス１８を介して複数のプロセッサ１０−１〜１０
−４を接続し、共有バス１８に接続されたＥＥＰＲＯＭ
などの共有部のメモリユニット１４に、複数のプロセッ
サ１０−１〜１０−４上でのマイクロプログラムを操向
させるための共通のプログラムコードを格納している。
このため複数のプロセッサ手段１０−１〜１０−４の各
々は、パワーオンスタートによる初期化処理の際には、
メモリユニット１４上の同一のプログラムコードをフェ
ッチしながら自己の初期化処理を行うことになる。
図である。まず本発明のマルチプロセッサシステムは、
共有バス１８を介して複数のプロセッサ１０−１〜１０
−４を接続し、共有バス１８に接続されたＥＥＰＲＯＭ
などの共有部のメモリユニット１４に、複数のプロセッ
サ１０−１〜１０−４上でのマイクロプログラムを操向
させるための共通のプログラムコードを格納している。
このため複数のプロセッサ手段１０−１〜１０−４の各
々は、パワーオンスタートによる初期化処理の際には、
メモリユニット１４上の同一のプログラムコードをフェ
ッチしながら自己の初期化処理を行うことになる。
【０００９】またプロセッサ１０−１〜１０−４の各々
には、メモリユニット１４から１度フェッチしたプログ
ラムコードを格納する命令キャッシュ機構が内蔵されて
おり、メモリユニット１４のプログラムコードのフェッ
チに伴なう共有バス１８の占有を最小限に抑える。本発
明による動的なマスタプロセッサとスレーブプロセッサ
の割当は次のようになる。
には、メモリユニット１４から１度フェッチしたプログ
ラムコードを格納する命令キャッシュ機構が内蔵されて
おり、メモリユニット１４のプログラムコードのフェッ
チに伴なう共有バス１８の占有を最小限に抑える。本発
明による動的なマスタプロセッサとスレーブプロセッサ
の割当は次のようになる。
【００１０】パワーオンスタートによるシステム起動時
に、まず共有バス１８を介して接続された複数のプロセ
ッサ１０−１〜１０−４、プロセッサ１０−１〜１０−
４に共通なプログラムコードを格納したメモリユニット
１４を含む共有部の各々がリセットされる。リセットが
済むと、システムに有効に接続されたプロセッサ１０−
１〜１０−４を判別し、その中のプロセッサの内の１つ
にマスタ権限を割当ててマスタプロセッサ１０−１と
し、残り全てのプロセッサに予め定められたスレーブ権
限を割当ててスレーブプロセッサ１０−２〜１０−４と
する。
に、まず共有バス１８を介して接続された複数のプロセ
ッサ１０−１〜１０−４、プロセッサ１０−１〜１０−
４に共通なプログラムコードを格納したメモリユニット
１４を含む共有部の各々がリセットされる。リセットが
済むと、システムに有効に接続されたプロセッサ１０−
１〜１０−４を判別し、その中のプロセッサの内の１つ
にマスタ権限を割当ててマスタプロセッサ１０−１と
し、残り全てのプロセッサに予め定められたスレーブ権
限を割当ててスレーブプロセッサ１０−２〜１０−４と
する。
【００１１】プロセッサ権限割当ては、各プロセッサ１
０−１〜１０−４のリセット完了で各々に設けたウェイ
クアップレジスタ５４のウェイクアップビットをセット
する。ウェイクアップビットのセットが行われたプロセ
ッサは、システムの有効なプロセッサとして各プロセッ
サに設けたプロセッサ有効レジスタ５６の対応ビットに
セットされる。
０−１〜１０−４のリセット完了で各々に設けたウェイ
クアップレジスタ５４のウェイクアップビットをセット
する。ウェイクアップビットのセットが行われたプロセ
ッサは、システムの有効なプロセッサとして各プロセッ
サに設けたプロセッサ有効レジスタ５６の対応ビットに
セットされる。
【００１２】一方、共有バス１８に対する物理的なプロ
セッサの接続を検出して対応ビットをセットしたプロセ
ッサ接続レジスタ６２が共有部、例えばシステムバス制
御コントローラ１８等に設けられている。そこで、各プ
ロセッサ１０−１〜１０−４の各々において、プロセッ
サ番号レジスタ５８にセットされているプロセッサ番号
＃０〜＃３を認識し、プロセッサ有効レジスタ５６で示
す他のプロセッサのプロセッサ番号と比較し、比較結果
に基づき自分がマスタプロセッサかスレーブプロセッサ
かを認識する。
セッサの接続を検出して対応ビットをセットしたプロセ
ッサ接続レジスタ６２が共有部、例えばシステムバス制
御コントローラ１８等に設けられている。そこで、各プ
ロセッサ１０−１〜１０−４の各々において、プロセッ
サ番号レジスタ５８にセットされているプロセッサ番号
＃０〜＃３を認識し、プロセッサ有効レジスタ５６で示
す他のプロセッサのプロセッサ番号と比較し、比較結果
に基づき自分がマスタプロセッサかスレーブプロセッサ
かを認識する。
【００１３】例えば自分のプロセッサ番号が他のプロセ
ッサ番号と比較して最小の場合、自分はマスタプロセッ
サであると認識する。即ち、プロセッサ１０−１が最小
プロセッサ番号＃０であることからマスタプロセッサで
あると認識し、残りのプロセッサ１０−２〜１０−４
は、最小プロセッサ番号でないことからスレーブプロセ
ッサであると認識する。
ッサ番号と比較して最小の場合、自分はマスタプロセッ
サであると認識する。即ち、プロセッサ１０−１が最小
プロセッサ番号＃０であることからマスタプロセッサで
あると認識し、残りのプロセッサ１０−２〜１０−４
は、最小プロセッサ番号でないことからスレーブプロセ
ッサであると認識する。
【００１４】逆に自分のプロセッサ番号が他のプロセッ
サ番号と比較して最大の場合、自分はマスタプロセッサ
であると認識するようにしてもよい。プロセッサ権限の
割当てが済むと初期化診断を行う。初期化診断は、マス
タプロセッサ、スレーブプロセッサの順番に行われる。
マスタプロセッサ１０−１の初期化診断の際には、初期
化診断が正常に終了するか否かをスレーブプロセッサ１
０−２〜１０−４の各々で監視している。
サ番号と比較して最大の場合、自分はマスタプロセッサ
であると認識するようにしてもよい。プロセッサ権限の
割当てが済むと初期化診断を行う。初期化診断は、マス
タプロセッサ、スレーブプロセッサの順番に行われる。
マスタプロセッサ１０−１の初期化診断の際には、初期
化診断が正常に終了するか否かをスレーブプロセッサ１
０−２〜１０−４の各々で監視している。
【００１５】マスタ監視過程でスレーブプロセッサ１０
−２〜１０−４のいずれかでマスタプロセッサ１０−１
の異常を検出した場合、マスタプロセッサ１０−１をシ
ステムから切り離して縮退させ、残されたプロセッサ１
０−２〜１０−４を対象に新たなマスタプロセッサとス
レーブプロセッサを割当ててから再度処理を行わせる。
−２〜１０−４のいずれかでマスタプロセッサ１０−１
の異常を検出した場合、マスタプロセッサ１０−１をシ
ステムから切り離して縮退させ、残されたプロセッサ１
０−２〜１０−４を対象に新たなマスタプロセッサとス
レーブプロセッサを割当ててから再度処理を行わせる。
【００１６】このマスタ監視は、プロセッサ番号＃ｉで
決まるマスタ権限割当ての優先順位に従ってスレーブプ
ロセッサは自分のマスタ監視の閾値時間Ｔｉを設定す
る。マスタプロセッサ１０−１が初期化診断処理を開始
すると、スレーブプロセッサ１０−２〜１０−４の各々
がマスタ監視時間Ｔの計測を開始する。計測時間Ｔが自
分の閾値時間Ｔｉ以内に初期化診断の終了を認識した場
合は、マスタプロセッサ１０−１は正常と判断して次の
スレーブプロセッサ１０−２〜１０−４の初期化診断処
理に移行する。
決まるマスタ権限割当ての優先順位に従ってスレーブプ
ロセッサは自分のマスタ監視の閾値時間Ｔｉを設定す
る。マスタプロセッサ１０−１が初期化診断処理を開始
すると、スレーブプロセッサ１０−２〜１０−４の各々
がマスタ監視時間Ｔの計測を開始する。計測時間Ｔが自
分の閾値時間Ｔｉ以内に初期化診断の終了を認識した場
合は、マスタプロセッサ１０−１は正常と判断して次の
スレーブプロセッサ１０−２〜１０−４の初期化診断処
理に移行する。
【００１７】しかし、計測時間Ｔが自分の閾値時間Ｔｉ
に達しても初期化診断の終了を認識できなかった場合
は、マスタプロセッサ１０−１の異常と判断して縮退処
理に移行する。この場合、マスタプロセッサ１０−１の
異常を認識したスレーブプロセッサ１０−２が次にマス
タプロセッサに割当られる。マスタ監視は具体的にはタ
イマを使用して行う。まず閾値時間Ｔｉをタイマにセッ
トし、マスタ監視中に亘りタイマの値を単位時間経過毎
に減算する。タイマ値が零となる以前にマスタの初期化
診断の終了を認識した場合は、マスタプロセッサ１０−
１は正常と判断して次のスレーブプロセッサ１０−２〜
１０−４の初期化診断処理に移行する。タイマ値が零に
達してもマスタの初期化診断の終了を認識できなかった
場合は、マスタプロセッサ１０−１の異常と判断して縮
退処理に移行する。
に達しても初期化診断の終了を認識できなかった場合
は、マスタプロセッサ１０−１の異常と判断して縮退処
理に移行する。この場合、マスタプロセッサ１０−１の
異常を認識したスレーブプロセッサ１０−２が次にマス
タプロセッサに割当られる。マスタ監視は具体的にはタ
イマを使用して行う。まず閾値時間Ｔｉをタイマにセッ
トし、マスタ監視中に亘りタイマの値を単位時間経過毎
に減算する。タイマ値が零となる以前にマスタの初期化
診断の終了を認識した場合は、マスタプロセッサ１０−
１は正常と判断して次のスレーブプロセッサ１０−２〜
１０−４の初期化診断処理に移行する。タイマ値が零に
達してもマスタの初期化診断の終了を認識できなかった
場合は、マスタプロセッサ１０−１の異常と判断して縮
退処理に移行する。
【００１８】またスレーブプロセッサによるマスタ初期
化診断の終了の有無は、マスタプロセッサ１０−１に設
けたフラグレジスタ６０の参照で認識できる。マスタプ
ロセッサ１０−１の初期化診断が終了すると、次にスレ
ーブプロセッサ１０−２〜１０−４の初期化診断を行
う。この場合、マスタプロセッサ１０−１がスレーブプ
ロセッサ１０−２〜１０−４の初期化診断が正常に終了
するか否かを監視する。
化診断の終了の有無は、マスタプロセッサ１０−１に設
けたフラグレジスタ６０の参照で認識できる。マスタプ
ロセッサ１０−１の初期化診断が終了すると、次にスレ
ーブプロセッサ１０−２〜１０−４の初期化診断を行
う。この場合、マスタプロセッサ１０−１がスレーブプ
ロセッサ１０−２〜１０−４の初期化診断が正常に終了
するか否かを監視する。
【００１９】マスタプロセッサ１０−１がスレーブプロ
セッサの異常を検出した場合、異常を起こしたスレーブ
プロセッサをシステムから切り離して縮退させる。具体
的には、マスタプロセッサ１０−１は、予め定めたスレ
ーブ監視の閾値時間Ｔ0 を設定し、マスタプロセッサ１
０−１の初期化診断終了に伴なうスレーブプロセッサ１
０−２〜１０−４の初期化診断処理の開始でスレーブ監
視時間Ｔの計測を開始する。
セッサの異常を検出した場合、異常を起こしたスレーブ
プロセッサをシステムから切り離して縮退させる。具体
的には、マスタプロセッサ１０−１は、予め定めたスレ
ーブ監視の閾値時間Ｔ0 を設定し、マスタプロセッサ１
０−１の初期化診断終了に伴なうスレーブプロセッサ１
０−２〜１０−４の初期化診断処理の開始でスレーブ監
視時間Ｔの計測を開始する。
【００２０】時間計測中にスレーブプロセッサ１０−２
〜１０−４による初期化診断の終了の有無を監視し、計
測時間が記閾値時間Ｔ0 以内に初期化診断の終了を認識
した場合は、そのスレーブプロセッサは正常と判断す
る。しかし、計測時間が閾値時間Ｔ0 に達しても初期化
診断の終了を認識できなかった場合は、そのスレーブプ
ロセッサの異常と判断してシステムから切り離す縮退処
理を行う。
〜１０−４による初期化診断の終了の有無を監視し、計
測時間が記閾値時間Ｔ0 以内に初期化診断の終了を認識
した場合は、そのスレーブプロセッサは正常と判断す
る。しかし、計測時間が閾値時間Ｔ0 に達しても初期化
診断の終了を認識できなかった場合は、そのスレーブプ
ロセッサの異常と判断してシステムから切り離す縮退処
理を行う。
【００２１】時間監視は、閾値時間Ｔ0 をセットしたタ
イマの値Ｔを単位時間経過毎に減算して行う。タイマ値
Ｔが零となる以前にスレーブ初期化診断の終了を認識し
た場合は、スレーブプロセッサは正常と判断する。一
方、タイマ値Ｔが零に達してもスレーブ初期化診断の終
了を認識できなかった場合は、スレーブプロセッサの異
常と判断して切り離す。
イマの値Ｔを単位時間経過毎に減算して行う。タイマ値
Ｔが零となる以前にスレーブ初期化診断の終了を認識し
た場合は、スレーブプロセッサは正常と判断する。一
方、タイマ値Ｔが零に達してもスレーブ初期化診断の終
了を認識できなかった場合は、スレーブプロセッサの異
常と判断して切り離す。
【００２２】マスタプロセッサ１０−１によるスレーブ
プロセッサ１０−２〜１０−４の初期化診断の終了の有
無は、スレーブプロセッサ１０−２〜１０−４の初期化
処理の終了に基づく待ち状態への到達で対応ビットをセ
ットする共有部の待ち状態到達レジスタ６４を参照して
認識することができる。
プロセッサ１０−２〜１０−４の初期化診断の終了の有
無は、スレーブプロセッサ１０−２〜１０−４の初期化
処理の終了に基づく待ち状態への到達で対応ビットをセ
ットする共有部の待ち状態到達レジスタ６４を参照して
認識することができる。
【００２３】
【作用】このような本発明のマルチプロセッサシステム
の制御方法および装置によれば、自分の立ち上がりを示
すウェイクアップレジスタ、有効な全プロセッサの状態
が見えるプロセッサ有効レジスタ、物理的なプロセッサ
の接続を示すプロセッサ接続レジスタ、自分のＣＰＵ番
号を示すプロセッサ番号表示レジスタ、各プロセッサの
状態を示すフラグレジスタをハードウェアとして持つこ
とで、システム起動時にそれぞれのプロセッサのマイク
ロプログラムを同じＲＯＭ上のプログラムコードで動作
させながら、マスタプロセッサとスレーブプロセッサを
動的に決めることができる。
の制御方法および装置によれば、自分の立ち上がりを示
すウェイクアップレジスタ、有効な全プロセッサの状態
が見えるプロセッサ有効レジスタ、物理的なプロセッサ
の接続を示すプロセッサ接続レジスタ、自分のＣＰＵ番
号を示すプロセッサ番号表示レジスタ、各プロセッサの
状態を示すフラグレジスタをハードウェアとして持つこ
とで、システム起動時にそれぞれのプロセッサのマイク
ロプログラムを同じＲＯＭ上のプログラムコードで動作
させながら、マスタプロセッサとスレーブプロセッサを
動的に決めることができる。
【００２４】すなわち、システム起動時に立ち上ったプ
ロセッサを対象に、その中で動的にマスタプロセッサと
スレーブプロセッサを決めることができ、マスタプロセ
ッサを接続位置で固定的に決めて立ち上がらなかった場
合のハングを確実に防止する。特に、システム起動時に
マスタプロセッサで行っている初期化診断処理を、スレ
ーブプロセッサで監視しており、マスタプロセッサの異
常を認識すると、マスタプロセッサをシステムから切り
離す縮退を行って再度、残された有効プロセッサの中で
マスタプロセッサとスレーブプロセッサを相対的に決め
る処理が行われる。
ロセッサを対象に、その中で動的にマスタプロセッサと
スレーブプロセッサを決めることができ、マスタプロセ
ッサを接続位置で固定的に決めて立ち上がらなかった場
合のハングを確実に防止する。特に、システム起動時に
マスタプロセッサで行っている初期化診断処理を、スレ
ーブプロセッサで監視しており、マスタプロセッサの異
常を認識すると、マスタプロセッサをシステムから切り
離す縮退を行って再度、残された有効プロセッサの中で
マスタプロセッサとスレーブプロセッサを相対的に決め
る処理が行われる。
【００２５】またマスタプロセッサに続いて行われるス
レーブプロセッサの初期化診断処理は、マスタプロセッ
サで監視され、異常を認識すると異常を起したスレーブ
プロセッサをシステムから切り離す縮退が行われる。こ
の結果、マスタプロセッサおよびスレーブプロセッサの
異常のいずれについても、システムをハングさせること
なく最小構成による動作をダイナミックに実現する。
レーブプロセッサの初期化診断処理は、マスタプロセッ
サで監視され、異常を認識すると異常を起したスレーブ
プロセッサをシステムから切り離す縮退が行われる。こ
の結果、マスタプロセッサおよびスレーブプロセッサの
異常のいずれについても、システムをハングさせること
なく最小構成による動作をダイナミックに実現する。
【００２６】一方、複数のプロセッサが共有メモリとし
て設けたＥＥＰＲＯＭ上の同一プログラムコードを使用
してプログラムを走行させると、共有バス配下のＥＥＰ
ＲＯＭにフェッチ動作が発生する。この場合、共有バス
のアービタ回路が常に共有バスには１つのプロセッサで
しか動作できないようにする占有制御を行い、他のプロ
セッサはバスビジィにより待たされる。この現象は、プ
ロセッサ数が増えれば増えるほど、ＣＰＵの待ち時間が
長くなり、性能は落ちていく。
て設けたＥＥＰＲＯＭ上の同一プログラムコードを使用
してプログラムを走行させると、共有バス配下のＥＥＰ
ＲＯＭにフェッチ動作が発生する。この場合、共有バス
のアービタ回路が常に共有バスには１つのプロセッサで
しか動作できないようにする占有制御を行い、他のプロ
セッサはバスビジィにより待たされる。この現象は、プ
ロセッサ数が増えれば増えるほど、ＣＰＵの待ち時間が
長くなり、性能は落ちていく。
【００２７】本発明では、各プロセッサに共有メモリと
なるＥＥＰＲＯＭから一度フェッチしたプログラムコー
ドを格納する命令キャッシュ機構を内蔵している。この
ためフェッチ後にスレーブプロセッサは、キャッシュ上
のプログラムコードを使用してマイクロプログラムを動
作させることができ、共有部のアクセスを中心としたマ
スタプロセッサに共有バスの使用を開放することができ
る。このためマスタプロセッサによる共有部のアクセス
がスレーブプロセッサの動作で抑止されることが少なく
なり、マルチプロセッサシステムにおけるバス性能の低
下を抑える。
なるＥＥＰＲＯＭから一度フェッチしたプログラムコー
ドを格納する命令キャッシュ機構を内蔵している。この
ためフェッチ後にスレーブプロセッサは、キャッシュ上
のプログラムコードを使用してマイクロプログラムを動
作させることができ、共有部のアクセスを中心としたマ
スタプロセッサに共有バスの使用を開放することができ
る。このためマスタプロセッサによる共有部のアクセス
がスレーブプロセッサの動作で抑止されることが少なく
なり、マルチプロセッサシステムにおけるバス性能の低
下を抑える。
【００２８】
＜目 次＞ １．システム構成とハードウェア ２．初期化処理の概略 ３．リセット処理 ４．マスタ・スレーブ割当処理 ５．マスタの初期化診断とスレーブによる監視 ６．スレーブの初期化診断のマスタによる監視 ７．２回目のマスタ初期化診断と割込診断 １．システム構成とハードウェア 図２は本発明のマルチプロセッサシステムのシステム構
成の一例を示す。この実施例にあっては、４台のプロセ
ッサ１０−１，１０−２，１０−３，１０−４を共有バ
ス１２を介して接続している。
成の一例を示す。この実施例にあっては、４台のプロセ
ッサ１０−１，１０−２，１０−３，１０−４を共有バ
ス１２を介して接続している。
【００２９】共有バス１２にはプログラムメモリとして
機能するＥＥＰＲＯＭ１４、共用メモリとして機能する
ＲＡＭ１６、システムバスコントローラ１８、入出力装
置としてのハードディスク２０、更にキーボード，マウ
ス，ＣＲＴなどを備えたユーザインタフェース装置２０
を接続している。尚、ＲＡＭ１６としては、バッテリー
バックアップ付きのＳＲＡＭを使用している。
機能するＥＥＰＲＯＭ１４、共用メモリとして機能する
ＲＡＭ１６、システムバスコントローラ１８、入出力装
置としてのハードディスク２０、更にキーボード，マウ
ス，ＣＲＴなどを備えたユーザインタフェース装置２０
を接続している。尚、ＲＡＭ１６としては、バッテリー
バックアップ付きのＳＲＡＭを使用している。
【００３０】プロセッサ１０−１〜１０−４は、例えば
図３に取り出して示す構成を備える。図３はプロセッサ
１０−１を代表して示す。プロセッサ１０−１はＣＰＵ
２６を有する。ＣＰＵ２６には浮動小数点演算制御ユニ
ット２８、浮動小数点演算実行ユニット３０、整数演算
制御ユニット３２、スーパースカラ整数演算実行ユニッ
ト３４、命令キャッシュメモリユニット３６、データキ
ャッシュメモリユニット３８、メモリ管理ユニット（Ｍ
ＭＵ）４０およびバスインタフェースユニット４２が設
けられる。
図３に取り出して示す構成を備える。図３はプロセッサ
１０−１を代表して示す。プロセッサ１０−１はＣＰＵ
２６を有する。ＣＰＵ２６には浮動小数点演算制御ユニ
ット２８、浮動小数点演算実行ユニット３０、整数演算
制御ユニット３２、スーパースカラ整数演算実行ユニッ
ト３４、命令キャッシュメモリユニット３６、データキ
ャッシュメモリユニット３８、メモリ管理ユニット（Ｍ
ＭＵ）４０およびバスインタフェースユニット４２が設
けられる。
【００３１】浮動小数点演算実行ユニット３０は浮動小
数点演算制御２８の制御のもとに浮動小数点演算を実行
する。スーパースカラ整数演算実行ユニット３４は整数
演算制御ユニット３２の制御のもとに、動的に並列実行
可能な整数演算命令を判別し、並列的に整数演算を実行
する。命令キャッシュメモリユニット３６は例えば２０
キロバイトであり、メモリ管理ユニット４０の制御のも
とにキャッシュ制御を受け、浮動小数点演算制御２８お
よび整数演算制御ユニット３２で使用する共有部のＥＥ
ＰＲＯＭ１４からフェッチしたプログラムコードを格納
し、一度キャッシュした後については命令キャッシュメ
モリユニット３６のプログラムコードを使用した演算実
行動作を行う。
数点演算制御２８の制御のもとに浮動小数点演算を実行
する。スーパースカラ整数演算実行ユニット３４は整数
演算制御ユニット３２の制御のもとに、動的に並列実行
可能な整数演算命令を判別し、並列的に整数演算を実行
する。命令キャッシュメモリユニット３６は例えば２０
キロバイトであり、メモリ管理ユニット４０の制御のも
とにキャッシュ制御を受け、浮動小数点演算制御２８お
よび整数演算制御ユニット３２で使用する共有部のＥＥ
ＰＲＯＭ１４からフェッチしたプログラムコードを格納
し、一度キャッシュした後については命令キャッシュメ
モリユニット３６のプログラムコードを使用した演算実
行動作を行う。
【００３２】データキャッシュメモリユニット３８は例
えば１６キロバイトの容量をもち、浮動小数点演算実行
ユニット３０およびスーパースカラ整数演算実行ユニッ
ト３４の演算に使用する外部の共有部に設けたＲＡＭ１
６の共有メモリ領域から読み出したデータを格納する。
データキャッシュメモリユニット３８のキャッシュ制御
もメモリ管理ユニット（ＭＭＵ）４０により行われる。
えば１６キロバイトの容量をもち、浮動小数点演算実行
ユニット３０およびスーパースカラ整数演算実行ユニッ
ト３４の演算に使用する外部の共有部に設けたＲＡＭ１
６の共有メモリ領域から読み出したデータを格納する。
データキャッシュメモリユニット３８のキャッシュ制御
もメモリ管理ユニット（ＭＭＵ）４０により行われる。
【００３３】更に、プロセッサ１０−１はＣＰＵ２６の
外部に２次キャッシュメモリユニット４４と２次キャッ
シュコントロールユニット４６を設けている。２次キャ
ッシュメモリユニット４４は、例えば１メガバイトのデ
ータキャッシュであり、２次キャッシュコントロールユ
ニット４６により外部の共用メモリ領域となるＲＡＭ１
６からフェッチしたデータを登録している。
外部に２次キャッシュメモリユニット４４と２次キャッ
シュコントロールユニット４６を設けている。２次キャ
ッシュメモリユニット４４は、例えば１メガバイトのデ
ータキャッシュであり、２次キャッシュコントロールユ
ニット４６により外部の共用メモリ領域となるＲＡＭ１
６からフェッチしたデータを登録している。
【００３４】このためＣＰＵ２６のメモリ管理ユニット
４０にあっては、データキャッシュメモリユニット３８
でキャッシュヒットとならなかった場合には、外部の２
次キャッシュコントロールユニット４６に処理を依頼
し、２次キャッシュメモリユニット４４を検索して、キ
ャッシュヒットとなったデータを得られるようにしてい
る。
４０にあっては、データキャッシュメモリユニット３８
でキャッシュヒットとならなかった場合には、外部の２
次キャッシュコントロールユニット４６に処理を依頼
し、２次キャッシュメモリユニット４４を検索して、キ
ャッシュヒットとなったデータを得られるようにしてい
る。
【００３５】図３のプロセッサ１０−１の構成は他のプ
ロセッサ１０−２〜１０−４についても同様である。こ
のように本発明で使用するプロセッサ１０−１〜１０−
４のそれぞれは、命令キャッシュ機構およびデータキャ
ッシュ機構を内蔵することで、共有バス１２に接続され
た共用部としてのＥＥＰＲＯＭ１４、およびＲＡＭ１６
のアクセスによる共有バス１２の占有を可能な限り抑え
ることができる構成をとっている。
ロセッサ１０−２〜１０−４についても同様である。こ
のように本発明で使用するプロセッサ１０−１〜１０−
４のそれぞれは、命令キャッシュ機構およびデータキャ
ッシュ機構を内蔵することで、共有バス１２に接続され
た共用部としてのＥＥＰＲＯＭ１４、およびＲＡＭ１６
のアクセスによる共有バス１２の占有を可能な限り抑え
ることができる構成をとっている。
【００３６】図４は本発明のプロセッサ１０−１〜１０
−４および共有部に配置されるレジスタと、プログラム
メモリとして機能するＥＥＰＲＯＭ１４に格納されるプ
ログラム内容を示す。まずＥＥＰＲＯＭ１４にはプロセ
ッサ１０−１〜１０−４の電源投入によるシステム起動
時のリセット処理、マスタ・スレーブ割当処理、更にマ
ルチプロセッサシステムとしての動作を制御するため、
ローダプログラム４８、各種診断プログラム５０および
マルチプロセッサ制御プログラム５２が予め格納されて
いる。
−４および共有部に配置されるレジスタと、プログラム
メモリとして機能するＥＥＰＲＯＭ１４に格納されるプ
ログラム内容を示す。まずＥＥＰＲＯＭ１４にはプロセ
ッサ１０−１〜１０−４の電源投入によるシステム起動
時のリセット処理、マスタ・スレーブ割当処理、更にマ
ルチプロセッサシステムとしての動作を制御するため、
ローダプログラム４８、各種診断プログラム５０および
マルチプロセッサ制御プログラム５２が予め格納されて
いる。
【００３７】ＥＥＰＲＯＭ１４に格納された各プログラ
ムは、電源投入に伴うシステム起動時に全てのプロセッ
サ１０−１〜１０−４で一斉に走行する。即ち、プロセ
ッサ１０−１〜１０−４の電源が投入されると、それぞ
れのリセットベクタに一斉にプログラムカウンタが設定
されてプロセッサ１０−１〜１０−４の動作が始まる。
このとき全てのプロセッサ１０−１〜１０−４のリセッ
トベクタは共有バス１２に接続されたＥＥＰＲＯＭ１４
の同一番地にプログラムカウンタをセットし、プログラ
ムカウンタでセットされるプログラムコードをフェッチ
して同じマイクロプログラムを走行させることになる。
ムは、電源投入に伴うシステム起動時に全てのプロセッ
サ１０−１〜１０−４で一斉に走行する。即ち、プロセ
ッサ１０−１〜１０−４の電源が投入されると、それぞ
れのリセットベクタに一斉にプログラムカウンタが設定
されてプロセッサ１０−１〜１０−４の動作が始まる。
このとき全てのプロセッサ１０−１〜１０−４のリセッ
トベクタは共有バス１２に接続されたＥＥＰＲＯＭ１４
の同一番地にプログラムカウンタをセットし、プログラ
ムカウンタでセットされるプログラムコードをフェッチ
して同じマイクロプログラムを走行させることになる。
【００３８】この場合、プロセッサ１０−１〜１０−４
は一斉に共有バス１２に対する獲得要求を行うが、共有
バス１２のバスアービタ回路（図示せず）が、いずれか
１つのプロセッサに共有バス１２を占有させて、ＥＥＰ
ＲＯＭ１４のプログラムコードのフェッチ動作を行わ
せ、その後のバス回復を待って次のプロセッサに共有バ
ス１２の使用を開放する処理を繰り返す。
は一斉に共有バス１２に対する獲得要求を行うが、共有
バス１２のバスアービタ回路（図示せず）が、いずれか
１つのプロセッサに共有バス１２を占有させて、ＥＥＰ
ＲＯＭ１４のプログラムコードのフェッチ動作を行わ
せ、その後のバス回復を待って次のプロセッサに共有バ
ス１２の使用を開放する処理を繰り返す。
【００３９】プロセッサ１０−１〜１０−４のそれぞれ
には、ハードウェアとしてウェイクアップレジスタ５４
−１〜５４−４、プロセッサ有効レジスタ５６−１〜５
６−４、プロセッサ番号レジスタ５８−１〜５８−４、
およびフラグレジスタ６０−１〜６０−４が設けられて
いる。また共有部としてのシステムバスコントローラ１
８にはプロセッサ接続レジスタ６２とプロセッサ到達レ
ジスタ６４が設けられている。
には、ハードウェアとしてウェイクアップレジスタ５４
−１〜５４−４、プロセッサ有効レジスタ５６−１〜５
６−４、プロセッサ番号レジスタ５８−１〜５８−４、
およびフラグレジスタ６０−１〜６０−４が設けられて
いる。また共有部としてのシステムバスコントローラ１
８にはプロセッサ接続レジスタ６２とプロセッサ到達レ
ジスタ６４が設けられている。
【００４０】図５はプロセッサ１０−１に設けたウェイ
クアップレジスタ５４−１を示したもので、プロセッサ
１０−１の電源投入が行われて正常にリセット処理が済
むと、ウェイクアップビットｂ0 を１にセットすること
で、システムにおいてプロセッサ１０−１自身が有効で
あることを示す。図６はプロセッサ１０−１に設けたプ
ロセッサ有効レジスタ５６−１を示す。この実施例にあ
っては、４台のプロセッサ１０−１〜１０−４を有する
ことから、プロセッサ有効レジスタ５６−１には各プロ
セッサに対応してビットｂ0 〜ｂ 3 が割り当てられてい
る。
クアップレジスタ５４−１を示したもので、プロセッサ
１０−１の電源投入が行われて正常にリセット処理が済
むと、ウェイクアップビットｂ0 を１にセットすること
で、システムにおいてプロセッサ１０−１自身が有効で
あることを示す。図６はプロセッサ１０−１に設けたプ
ロセッサ有効レジスタ５６−１を示す。この実施例にあ
っては、４台のプロセッサ１０−１〜１０−４を有する
ことから、プロセッサ有効レジスタ５６−１には各プロ
セッサに対応してビットｂ0 〜ｂ 3 が割り当てられてい
る。
【００４１】ここで、プロセッサ番号をプロセッサ１０
−１につき＃０、１０−２につき＃１、１０−３につき
＃２、更に１０−４につき＃３とすると、各プロセッサ
番号＃０〜＃３に対応したビットｂ0 〜ｂ3 がプロセッ
サ有効レジスタ５６−１に割り当てられる。プロセッサ
有効レジスタ５６−１のビットｂ0 〜ｂ3 は、対応する
プロセッサに設けているウェイクアップレジスタ５４−
１〜５４−４のウェイクアップビットが１にセットされ
ると、有効レジスタビットｂ0 〜ｂ3 がセットされる。
したがって、プロセッサ有効レジスタ５６−１を参照す
ることで、各プロセッサ１０−１〜１０−４はシステム
に接続されている有効なプロセッサを認識することがで
きる。
−１につき＃０、１０−２につき＃１、１０−３につき
＃２、更に１０−４につき＃３とすると、各プロセッサ
番号＃０〜＃３に対応したビットｂ0 〜ｂ3 がプロセッ
サ有効レジスタ５６−１に割り当てられる。プロセッサ
有効レジスタ５６−１のビットｂ0 〜ｂ3 は、対応する
プロセッサに設けているウェイクアップレジスタ５４−
１〜５４−４のウェイクアップビットが１にセットされ
ると、有効レジスタビットｂ0 〜ｂ3 がセットされる。
したがって、プロセッサ有効レジスタ５６−１を参照す
ることで、各プロセッサ１０−１〜１０−４はシステム
に接続されている有効なプロセッサを認識することがで
きる。
【００４２】図７は共有部としてのバスコントローラ１
８に設けられたプロセッサ接続レジスタ６２を示してい
る。プロセッサ接続レジスタ６２にはプロセッサ１０−
１〜１０−４をプロセッサ番号＃０〜＃３に対応して接
続レジスタビットｂ0 〜ｂ3が割り当てられている。各
レジスタビットｂ0 〜ｂ3 は共有バス１２に対し、プロ
セッサ１０−１〜１０−４のユニット機番を差し込む物
理的接続によりビット１にセットされる。このためプロ
セッサ接続レジスタ５８を参照することで、共有バス１
２に実装されているプロセッサを認識することができ
る。
８に設けられたプロセッサ接続レジスタ６２を示してい
る。プロセッサ接続レジスタ６２にはプロセッサ１０−
１〜１０−４をプロセッサ番号＃０〜＃３に対応して接
続レジスタビットｂ0 〜ｂ3が割り当てられている。各
レジスタビットｂ0 〜ｂ3 は共有バス１２に対し、プロ
セッサ１０−１〜１０−４のユニット機番を差し込む物
理的接続によりビット１にセットされる。このためプロ
セッサ接続レジスタ５８を参照することで、共有バス１
２に実装されているプロセッサを認識することができ
る。
【００４３】図８はプロセッサ１０−１に設けたプロセ
ッサ番号レジスタ５８−１を示す。プロセッサ番号レジ
スタ５８−１には、プロセッサ１０−１に予め割り当て
られた自分のプロセッサ番号６６が格納されている。本
発明にあっては、プロセッサ１０−１〜１０−４のプロ
セッサ番号＃０〜＃３はマスタ・スレーブ割当処理でマ
スタを決める際に有効に利用される。
ッサ番号レジスタ５８−１を示す。プロセッサ番号レジ
スタ５８−１には、プロセッサ１０−１に予め割り当て
られた自分のプロセッサ番号６６が格納されている。本
発明にあっては、プロセッサ１０−１〜１０−４のプロ
セッサ番号＃０〜＃３はマスタ・スレーブ割当処理でマ
スタを決める際に有効に利用される。
【００４４】図９はプロセッサ１０−１に設けたフラグ
レジスタ６０−１を示す。フラグレジスタ６０−１には
プロセッサ１０−１の状態を示すフラグコード６８が格
納される。本発明の起動時におけるリセット処理、マス
タ・スレーブ割当処理、初期化診断処理にあっては、４
種類のフラグコード０〜３が準備されている。フラグコ
ード０はプロセッサの正常動作を示している。フラグコ
ード１は、プロセッサ異常によるハングを示す。フラグ
コード２は、マスタプロセッサとなった場合に行うスレ
ーブスタートを示す。更にフラグコード３は、マスタ監
視またはスレーブ監視でタイムオーバとなったときのタ
イムリセットを示す。図１０は共有部としてのシステム
バスコントローラ１８に設けたプロセッサ到達レジスタ
６４を示す。プロセッサ到達レジスタ６４にはプロセッ
サ１０−１〜１０−４に対応し、プロセッサ番号＃０〜
＃３で示すように対応する到達レジスタビットｂ0 〜ｂ
3 が割り当てられている。
レジスタ６０−１を示す。フラグレジスタ６０−１には
プロセッサ１０−１の状態を示すフラグコード６８が格
納される。本発明の起動時におけるリセット処理、マス
タ・スレーブ割当処理、初期化診断処理にあっては、４
種類のフラグコード０〜３が準備されている。フラグコ
ード０はプロセッサの正常動作を示している。フラグコ
ード１は、プロセッサ異常によるハングを示す。フラグ
コード２は、マスタプロセッサとなった場合に行うスレ
ーブスタートを示す。更にフラグコード３は、マスタ監
視またはスレーブ監視でタイムオーバとなったときのタ
イムリセットを示す。図１０は共有部としてのシステム
バスコントローラ１８に設けたプロセッサ到達レジスタ
６４を示す。プロセッサ到達レジスタ６４にはプロセッ
サ１０−１〜１０−４に対応し、プロセッサ番号＃０〜
＃３で示すように対応する到達レジスタビットｂ0 〜ｂ
3 が割り当てられている。
【００４５】到達レジスタビットｂ0 〜ｂ3 は、プロセ
ッサが初期化診断処理などの処理を実行中は０にセット
されており、処理を終了して待ち関数を用いたアイドル
状態に入ると１にセットされる。このためプロセッサ到
達レジスタ６４を参照することで、プロセッサ１０−１
〜１０−４が処理中か、待ち関数に到達してアイドル状
態にあるかを認識することができる。
ッサが初期化診断処理などの処理を実行中は０にセット
されており、処理を終了して待ち関数を用いたアイドル
状態に入ると１にセットされる。このためプロセッサ到
達レジスタ６４を参照することで、プロセッサ１０−１
〜１０−４が処理中か、待ち関数に到達してアイドル状
態にあるかを認識することができる。
【００４６】ここで図４に示したシステムバスコントロ
ーラ１８に設けられたプロセッサ接続レジスタ６２とプ
ロセッサ到達レジスタ６４は、プロセッサ１０−１〜１
０−４より共通に読み書きを行うレジスタであり、この
ためプロセッサ接続レジスタ６２およびプロセッサ到達
レジスタ６４のリード、ライトについて、プロセッサ１
０−１〜１０−４は共有バス１２の占有制御をもたらす
アトミック命令を使用しなければならない。 ２．初期化処理の概要 図１１は本発明のマルチプロセッサシステムにおける電
源投入直後に行われる処理機能を示している。
ーラ１８に設けられたプロセッサ接続レジスタ６２とプ
ロセッサ到達レジスタ６４は、プロセッサ１０−１〜１
０−４より共通に読み書きを行うレジスタであり、この
ためプロセッサ接続レジスタ６２およびプロセッサ到達
レジスタ６４のリード、ライトについて、プロセッサ１
０−１〜１０−４は共有バス１２の占有制御をもたらす
アトミック命令を使用しなければならない。 ２．初期化処理の概要 図１１は本発明のマルチプロセッサシステムにおける電
源投入直後に行われる処理機能を示している。
【００４７】図１１において、電源供給（パワーオン）
が行われると、まずリセット処理部１００が動作し、全
てのプロセッサ１０−１〜１０−４においてリセット動
作が行われる。リセット動作が済むと、割当処理部１０
２が動作し、正常にリセット処理が行われて、システム
において有効となったプロセッサを対象にマスタプロセ
ッサの割当てとスレーブプロセッサの割当てを行う。
が行われると、まずリセット処理部１００が動作し、全
てのプロセッサ１０−１〜１０−４においてリセット動
作が行われる。リセット動作が済むと、割当処理部１０
２が動作し、正常にリセット処理が行われて、システム
において有効となったプロセッサを対象にマスタプロセ
ッサの割当てとスレーブプロセッサの割当てを行う。
【００４８】割当処理部１０２によるマスタプロセッサ
とスレーブプロセッサの割当処理が済むと、第１マスタ
初期化診断処理部１０４がマスタプロセッサを対象に初
期化診断処理を実行する。この第１マスタ初期化診断処
理部１０４の動作に並行して、スレーブプロセッサで実
現される第１マスタ監視部１１６が、マスタプロセッサ
で実現される第１マスタ初期化診断処理部１０４の処理
を監視する。
とスレーブプロセッサの割当処理が済むと、第１マスタ
初期化診断処理部１０４がマスタプロセッサを対象に初
期化診断処理を実行する。この第１マスタ初期化診断処
理部１０４の動作に並行して、スレーブプロセッサで実
現される第１マスタ監視部１１６が、マスタプロセッサ
で実現される第１マスタ初期化診断処理部１０４の処理
を監視する。
【００４９】第１マスタ監視部１１６がマスタプロセッ
サの異常を認識すると、マスタ縮退処理部１２６を起動
し、異常を起こしたマスタプロセッサをシステムから切
り離し、再びリセット処理部１００の処理に戻り、残さ
れたプロセッサを対象にリセット処理を行い、更に割当
処理部１０２で、縮退されたプロセッサ構成で再度マス
タプロセッサとスレーブプロセッサの割当てを行うよう
になる。
サの異常を認識すると、マスタ縮退処理部１２６を起動
し、異常を起こしたマスタプロセッサをシステムから切
り離し、再びリセット処理部１００の処理に戻り、残さ
れたプロセッサを対象にリセット処理を行い、更に割当
処理部１０２で、縮退されたプロセッサ構成で再度マス
タプロセッサとスレーブプロセッサの割当てを行うよう
になる。
【００５０】第１マスタ初期化診断処理部１０４による
マスタプロセッサの初期化診断処理が正常終了すると、
スレーブプロセッサの起動が行われ、スレーブ初期化診
断処理部１１８により各スレーブプロセッサにおける初
期化診断処理が実行される。スレーブ初期化診断処理部
１１８による各スレーブプロセッサの初期化診断処理
は、マスタプロセッサにより実現されるスレーブ監視部
１０６により監視されている。
マスタプロセッサの初期化診断処理が正常終了すると、
スレーブプロセッサの起動が行われ、スレーブ初期化診
断処理部１１８により各スレーブプロセッサにおける初
期化診断処理が実行される。スレーブ初期化診断処理部
１１８による各スレーブプロセッサの初期化診断処理
は、マスタプロセッサにより実現されるスレーブ監視部
１０６により監視されている。
【００５１】スレーブ監視部１０６でいずれかのスレー
ブプロセッサの異常を認識するとスレーブ縮退処理部１
１４を起動し、異常を起こしたスレーブプロセッサをシ
ステムから切り離す。この場合、マスタプロセッサの割
当変更はなく、スレーブプロセッサが１台少なくなるだ
けであり、再割当ては行わない。スレーブ初期化診断処
理部１１８によるスレーブプロセッサの初期化診断処理
が終了すると、この診断終了をマスタプロセッサ側で認
識し、第２マスタ初期化診断処理部１０８によるマスタ
プロセッサ側の２回目の初期化診断処理が行われる。こ
の第２マスタ初期化診断処理部１０８の診断処理は、ス
レーブプロセッサで実現される第２マスタ監視部１２０
で、第１マスタ監視部１１６の場合と同様に監視されて
いる。
ブプロセッサの異常を認識するとスレーブ縮退処理部１
１４を起動し、異常を起こしたスレーブプロセッサをシ
ステムから切り離す。この場合、マスタプロセッサの割
当変更はなく、スレーブプロセッサが１台少なくなるだ
けであり、再割当ては行わない。スレーブ初期化診断処
理部１１８によるスレーブプロセッサの初期化診断処理
が終了すると、この診断終了をマスタプロセッサ側で認
識し、第２マスタ初期化診断処理部１０８によるマスタ
プロセッサ側の２回目の初期化診断処理が行われる。こ
の第２マスタ初期化診断処理部１０８の診断処理は、ス
レーブプロセッサで実現される第２マスタ監視部１２０
で、第１マスタ監視部１１６の場合と同様に監視されて
いる。
【００５２】第２マスタ監視部１２０でマスタプロセッ
サの異常を認識すると、同様にマスタ縮退処理部１２６
を動作してマスタプロセッサをシステムから切り離し、
再度リセット処理部１００に戻り、リセット処理後、割
当処理部１０２でマスタ・スレーブの再割当てを行っ
て、再度初期化処理に入る。第２マスタ初期化診断処理
部１０８による名スタックプロセッサの２回目の初期化
診断処理が終了すると、マスタ割込診断処理部１１０が
起動する。同時にスレーブ起動を受けて、スレーブプロ
セッサにおけるスレーブ割込診断処理部１２２が起動す
る。マスタ割込診断処理部１１０とスレーブ割込診断処
理部１２２は並行して動作し、マスタプロセッサおよび
スレーブプロセッサの両者間での割込診断処理を実行す
る。
サの異常を認識すると、同様にマスタ縮退処理部１２６
を動作してマスタプロセッサをシステムから切り離し、
再度リセット処理部１００に戻り、リセット処理後、割
当処理部１０２でマスタ・スレーブの再割当てを行っ
て、再度初期化処理に入る。第２マスタ初期化診断処理
部１０８による名スタックプロセッサの２回目の初期化
診断処理が終了すると、マスタ割込診断処理部１１０が
起動する。同時にスレーブ起動を受けて、スレーブプロ
セッサにおけるスレーブ割込診断処理部１２２が起動す
る。マスタ割込診断処理部１１０とスレーブ割込診断処
理部１２２は並行して動作し、マスタプロセッサおよび
スレーブプロセッサの両者間での割込診断処理を実行す
る。
【００５３】マスタ割込診断処理部１１０およびスレー
ブ割込診断処理部１２２による割込診断処理が終了する
と、一連のパワーオンスタートに伴う初期化処理が終了
し、マスタジョブ実行部１１２およびスレーブジョブ実
行部１２４による処理に進む。具体的には、初期化診断
処理の正常終了でマスタプロセッサは、システムを動作
するプログラムをハードディスク２０からローディング
する。
ブ割込診断処理部１２２による割込診断処理が終了する
と、一連のパワーオンスタートに伴う初期化処理が終了
し、マスタジョブ実行部１１２およびスレーブジョブ実
行部１２４による処理に進む。具体的には、初期化診断
処理の正常終了でマスタプロセッサは、システムを動作
するプログラムをハードディスク２０からローディング
する。
【００５４】このローディング中、スレーブプロセッサ
はアイドルループにある。マスタプロセッサでハードデ
ィスクからのプログラムローディングが終了すると、ジ
ョブを分散実行するためスレーブプロセッサに対しスレ
ーブ起動が行われ、マルチプロセッサシステムとしての
並列的なジョブ実行が行われることになる。図１２は本
発明の初期化処理の概略を示したジェネリックフローチ
ャートである。このフローチャートは図１１に示した機
能ブロック図に対応している。
はアイドルループにある。マスタプロセッサでハードデ
ィスクからのプログラムローディングが終了すると、ジ
ョブを分散実行するためスレーブプロセッサに対しスレ
ーブ起動が行われ、マルチプロセッサシステムとしての
並列的なジョブ実行が行われることになる。図１２は本
発明の初期化処理の概略を示したジェネリックフローチ
ャートである。このフローチャートは図１１に示した機
能ブロック図に対応している。
【００５５】即ち、パワーオンスタートを受けてステッ
プＳ１でプロセッサ１０−１〜１０−４のリセット処理
を行い、続いてステップＳ２でマスタプロセッサとスレ
ーブプロセッサの割当処理を行う。この割当処理が済む
と、マスタプロセッサ側はステップＳ３〜Ｓ７の処理を
行い、これに並行してスレーブプロセッサはステップＳ
８〜Ｓ１２の処理を並行して行う。
プＳ１でプロセッサ１０−１〜１０−４のリセット処理
を行い、続いてステップＳ２でマスタプロセッサとスレ
ーブプロセッサの割当処理を行う。この割当処理が済む
と、マスタプロセッサ側はステップＳ３〜Ｓ７の処理を
行い、これに並行してスレーブプロセッサはステップＳ
８〜Ｓ１２の処理を並行して行う。
【００５６】即ち、ステップＳ３でマスタ初期化診断処
理が行われると、スレーブプロセッサにあっては、ステ
ップＳ８でマスタ監視処理を行い、マスタ異常を認識す
ると、ステップＳ３でマスタプロセッサをシステムから
切り離す縮退処理を行い、再びステップＳ１からの処理
に戻る。ステップＳ３のマスタ初期化診断が済むとスレ
ーブ起動が行われ、ステップＳ９に示すスレーブプロセ
ッサの初期化診断処理が行われる。このスレーブプロセ
ッサの初期化診断処理は、ステップＳ４に示すマスタプ
ロセッサのスレーブ監視処理で監視されている。スレー
ブ監視処理でスレーブプロセッサの異常を認識した場合
には、異常を起こしたスレーブプロセッサをシステムか
ら切り離すだけでよい。勿論、必要ならばステップＳ１
からのリセット処理を繰り返すことになる。
理が行われると、スレーブプロセッサにあっては、ステ
ップＳ８でマスタ監視処理を行い、マスタ異常を認識す
ると、ステップＳ３でマスタプロセッサをシステムから
切り離す縮退処理を行い、再びステップＳ１からの処理
に戻る。ステップＳ３のマスタ初期化診断が済むとスレ
ーブ起動が行われ、ステップＳ９に示すスレーブプロセ
ッサの初期化診断処理が行われる。このスレーブプロセ
ッサの初期化診断処理は、ステップＳ４に示すマスタプ
ロセッサのスレーブ監視処理で監視されている。スレー
ブ監視処理でスレーブプロセッサの異常を認識した場合
には、異常を起こしたスレーブプロセッサをシステムか
ら切り離すだけでよい。勿論、必要ならばステップＳ１
からのリセット処理を繰り返すことになる。
【００５７】ステップＳ９のスレーブプロセッサの初期
化診断処理が済むと、マスタプロセッサ側にあっては、
ステップＳ５に示す２回目の初期化診断処理を行う。こ
のステップＳ５の初期化診断処理はスレーブプロセッサ
のステップＳ１０のマスタ監視処理で監視されている。
もしマスタプロセッサの異常を認識すると、ステップＳ
１４の縮退処理に進んで、異常を起こしたマスタプロセ
ッサをシステムから切り離し、ステップＳ１のリセット
処理に戻って、ステップＳ２でマスタとスレーブの再割
当てを行う。
化診断処理が済むと、マスタプロセッサ側にあっては、
ステップＳ５に示す２回目の初期化診断処理を行う。こ
のステップＳ５の初期化診断処理はスレーブプロセッサ
のステップＳ１０のマスタ監視処理で監視されている。
もしマスタプロセッサの異常を認識すると、ステップＳ
１４の縮退処理に進んで、異常を起こしたマスタプロセ
ッサをシステムから切り離し、ステップＳ１のリセット
処理に戻って、ステップＳ２でマスタとスレーブの再割
当てを行う。
【００５８】ステップＳ５でマスタプロセッサの２回目
の初期化診断処理が済むとスレーブ起動を行い、その結
果、ステップＳ６に示すマスタの割込診断処理およびス
テップＳ１１に示すスレーブの割込診断処理が並列的に
行われる。このマスタおよびスレーブの割込診断処理が
終了すると、一連の初期化処理が全て終わり、ステップ
Ｓ７およびステップＳ１２に示すマスタジョブおよびス
レーブジョブに移行する。 ３．リセット処理 図１３は図１２のステップＳ１に示したリセット処理の
詳細を示す。
の初期化診断処理が済むとスレーブ起動を行い、その結
果、ステップＳ６に示すマスタの割込診断処理およびス
テップＳ１１に示すスレーブの割込診断処理が並列的に
行われる。このマスタおよびスレーブの割込診断処理が
終了すると、一連の初期化処理が全て終わり、ステップ
Ｓ７およびステップＳ１２に示すマスタジョブおよびス
レーブジョブに移行する。 ３．リセット処理 図１３は図１２のステップＳ１に示したリセット処理の
詳細を示す。
【００５９】図１３において、電源投入によるパワーオ
ンスタートを行うと、まずステップＳ１でプロセッサ１
０−１〜１０−４に設けている暴走監視用のウォッチド
ックタイマのリセット済みの有無をチェックし、もしリ
セットされていなければステップＳ２に進み、ウォッチ
ドックタイマのリセット処理を行う。次にステップＳ３
で、プロセッサ１０−１〜１０−４のモジュールリセッ
トそのものが済んでいるか否かチェックし、もし済んで
いなければ、ステップＳ４でモジュールリセット処理を
行う。次にステップＳ５でシステムリセットの有無をチ
ェックし、システムリセットが正常に済んでいれば、ス
テップＳ７でパワーオンリセットを行う。
ンスタートを行うと、まずステップＳ１でプロセッサ１
０−１〜１０−４に設けている暴走監視用のウォッチド
ックタイマのリセット済みの有無をチェックし、もしリ
セットされていなければステップＳ２に進み、ウォッチ
ドックタイマのリセット処理を行う。次にステップＳ３
で、プロセッサ１０−１〜１０−４のモジュールリセッ
トそのものが済んでいるか否かチェックし、もし済んで
いなければ、ステップＳ４でモジュールリセット処理を
行う。次にステップＳ５でシステムリセットの有無をチ
ェックし、システムリセットが正常に済んでいれば、ス
テップＳ７でパワーオンリセットを行う。
【００６０】ステップＳ５でシステムリセットが済んで
いなかった場合には、ステップＳ６に進み、診断処理の
終了の有無をチェックする。もし診断処理が終了してい
れば、システムリセットを行うことなく、ステップＳ７
でパワーオンリセットを行う。ステップＳ６で診断処理
が終了していなければ、ステップＳ８でシステムリセッ
トを行う。
いなかった場合には、ステップＳ６に進み、診断処理の
終了の有無をチェックする。もし診断処理が終了してい
れば、システムリセットを行うことなく、ステップＳ７
でパワーオンリセットを行う。ステップＳ６で診断処理
が終了していなければ、ステップＳ８でシステムリセッ
トを行う。
【００６１】このステップＳ６の診断処理の終了のチェ
ックは、初期化診断処理の途中でプロセッサが異常とな
ってシステムから切り離されて再度リセット処理に戻っ
た場合、診断途中の状態でパワーオンリセットを掛け
て、途中まで行った診断を無効とせず、ステップＳ８で
システムリセットを行って、既に行った初期化診断は再
度行うことなく、再構成後の残された診断処理を可能と
する。 ４．マスタ・スレーブ割当処理 図１４のフローチャートは図２のステップＳ２に示した
マスタプロセッサとスレーブプロセッサの割当処理の詳
細を示す。
ックは、初期化診断処理の途中でプロセッサが異常とな
ってシステムから切り離されて再度リセット処理に戻っ
た場合、診断途中の状態でパワーオンリセットを掛け
て、途中まで行った診断を無効とせず、ステップＳ８で
システムリセットを行って、既に行った初期化診断は再
度行うことなく、再構成後の残された診断処理を可能と
する。 ４．マスタ・スレーブ割当処理 図１４のフローチャートは図２のステップＳ２に示した
マスタプロセッサとスレーブプロセッサの割当処理の詳
細を示す。
【００６２】図１４において、図１３に示したリセット
処理が終了すると、ステップＳ９でプロセッサ１０−１
〜１０−４のそれぞれは自分に設けているウェイクアッ
プレジスタ５４−１〜５４−４のウェイクアップビット
を１にセットする。この結果、全てのプロセッサ１０−
１〜１０−４に設けているプロセッサ有効レジスタ５６
−１〜５６−４のウェイクアップビットがセットされた
ウェイクアップレジスタ５４−１〜５４−４に対応する
ビットが１となり、システムに対し有効となったプロセ
ッサの表示が行われる。
処理が終了すると、ステップＳ９でプロセッサ１０−１
〜１０−４のそれぞれは自分に設けているウェイクアッ
プレジスタ５４−１〜５４−４のウェイクアップビット
を１にセットする。この結果、全てのプロセッサ１０−
１〜１０−４に設けているプロセッサ有効レジスタ５６
−１〜５６−４のウェイクアップビットがセットされた
ウェイクアップレジスタ５４−１〜５４−４に対応する
ビットが１となり、システムに対し有効となったプロセ
ッサの表示が行われる。
【００６３】したがって、各プロセッサ１０−１〜１０
−４は自己のプロセッサ有効レジスタ５６−１〜５６−
４を参照することで、現在、システムで有効となってい
るプロセッサを認識することができる。続いてステップ
Ｓ１１に進み、プロセッサ割当処理のために起動したタ
イマのタイムアウトの有無をチェックし、タイムアウト
していなければ、ステップＳ１２でシステムバスコント
ローラ１８に設けているプロセッサ接続レジスタ６２の
内容とプロセッサ１０−１〜１０−４のそれぞれがもっ
ているプロセッサ有効レジスタ５６−１〜５６−４の内
容が一致するか否かチェックする。
−４は自己のプロセッサ有効レジスタ５６−１〜５６−
４を参照することで、現在、システムで有効となってい
るプロセッサを認識することができる。続いてステップ
Ｓ１１に進み、プロセッサ割当処理のために起動したタ
イマのタイムアウトの有無をチェックし、タイムアウト
していなければ、ステップＳ１２でシステムバスコント
ローラ１８に設けているプロセッサ接続レジスタ６２の
内容とプロセッサ１０−１〜１０−４のそれぞれがもっ
ているプロセッサ有効レジスタ５６−１〜５６−４の内
容が一致するか否かチェックする。
【００６４】一致すればステップＳ１４に進むが、一致
しない場合にはウェイクアップビットをセットして、立
ち上がってこないプロセッサがあるものとして、ステッ
プＳ１１，Ｓ１２の処理を繰り返す。ステップＳ１１で
タイムアウトとなった場合には、ステップＳ１３に進
み、プロセッサ有効レジスタの中に立ち上がってこない
プロセッサを認識し、システムから切り離す。
しない場合にはウェイクアップビットをセットして、立
ち上がってこないプロセッサがあるものとして、ステッ
プＳ１１，Ｓ１２の処理を繰り返す。ステップＳ１１で
タイムアウトとなった場合には、ステップＳ１３に進
み、プロセッサ有効レジスタの中に立ち上がってこない
プロセッサを認識し、システムから切り離す。
【００６５】ステップＳ１３におけるプロセッサの切離
しは、共有バス１２に対しプロセッサモジュール自身が
接続されていない未実装の状態であり、未実装のプロセ
ッサをシステムから切り離すことになる。ステップＳ１
４にあっては、プロセッサ１０−１〜１０−４のそれぞ
れに設けているプロセッサ番号レジスタ５８−１〜５８
−４のプロセッサ番号を読み取り、ステップＳ１４でプ
ロセッサ有効レジスタ５６−１〜５６−４に表示された
プロセッサの中で、自分のプロセッサ番号は一番小さい
か否かチェックする。自分のプロセッサ番号が一番小さ
ければ、ステップＳ１６に進み、マスタプロセッサであ
ることを決定する。
しは、共有バス１２に対しプロセッサモジュール自身が
接続されていない未実装の状態であり、未実装のプロセ
ッサをシステムから切り離すことになる。ステップＳ１
４にあっては、プロセッサ１０−１〜１０−４のそれぞ
れに設けているプロセッサ番号レジスタ５８−１〜５８
−４のプロセッサ番号を読み取り、ステップＳ１４でプ
ロセッサ有効レジスタ５６−１〜５６−４に表示された
プロセッサの中で、自分のプロセッサ番号は一番小さい
か否かチェックする。自分のプロセッサ番号が一番小さ
ければ、ステップＳ１６に進み、マスタプロセッサであ
ることを決定する。
【００６６】自分のプロセッサ番号が一番小さくなけれ
ば、ステップＳ１７に進み、スレーブプロセッサである
と決定する。図４の実施例の場合、プロセッサ１０−１
のプロセッサ番号＃０が一番小さいことから、プロセッ
サ１０−１がマスタプロセッサに決定される。残りのプ
ロセッサ１０−２〜１０−４はスレーブプロセッサに決
定される。
ば、ステップＳ１７に進み、スレーブプロセッサである
と決定する。図４の実施例の場合、プロセッサ１０−１
のプロセッサ番号＃０が一番小さいことから、プロセッ
サ１０−１がマスタプロセッサに決定される。残りのプ
ロセッサ１０−２〜１０−４はスレーブプロセッサに決
定される。
【００６７】以下の説明はプロセッサ１０−１をマスタ
プロセッサ、プロセッサ１０−２〜１０−４をスレーブ
プロセッサとして説明する。また図１４の処理にあって
は、プロセッサ番号が一番小さいプロセッサをマスタプ
ロセッサとしているが、逆にプロセッサ番号の一番大き
いプロセッサをマスタプロセッサとしてもよい。いずれ
にしても、システムに対し有効となった複数のプロセッ
サにおいて、プロセッサ番号の比較でそのうちの１つを
マスタプロセッサに割り当て、残りをスレーブプロセッ
サに割り当てるという相対的な割当てが行われる。 ５．マスタ初期化診断処理とスレーブによる監視 図１５は図１２のステップＳ３の１回目のマスタプロセ
ッサにおける初期化診断処理の詳細を示す。まずステッ
プＳ１８にあっては、マスタプロセッサ１０−１のみで
ＥＥＰＲＯＭ１４のサムチェックによる診断を行う。続
いてステップＳ１９で、バッテリバックアップを行って
いるＳＲＡＭを用いたＲＡＭ１６のコンペアチェック並
びにサムチェックにより診断する。次にステップＳ２０
でメモリ制御レジスタが正常にアクセスできるかどうか
コンペアテストを行う。ステップＳ２１はメモリ容量の
搭載を認識してメモリ制御レジスタに設定する初期化処
理を行う。
プロセッサ、プロセッサ１０−２〜１０−４をスレーブ
プロセッサとして説明する。また図１４の処理にあって
は、プロセッサ番号が一番小さいプロセッサをマスタプ
ロセッサとしているが、逆にプロセッサ番号の一番大き
いプロセッサをマスタプロセッサとしてもよい。いずれ
にしても、システムに対し有効となった複数のプロセッ
サにおいて、プロセッサ番号の比較でそのうちの１つを
マスタプロセッサに割り当て、残りをスレーブプロセッ
サに割り当てるという相対的な割当てが行われる。 ５．マスタ初期化診断処理とスレーブによる監視 図１５は図１２のステップＳ３の１回目のマスタプロセ
ッサにおける初期化診断処理の詳細を示す。まずステッ
プＳ１８にあっては、マスタプロセッサ１０−１のみで
ＥＥＰＲＯＭ１４のサムチェックによる診断を行う。続
いてステップＳ１９で、バッテリバックアップを行って
いるＳＲＡＭを用いたＲＡＭ１６のコンペアチェック並
びにサムチェックにより診断する。次にステップＳ２０
でメモリ制御レジスタが正常にアクセスできるかどうか
コンペアテストを行う。ステップＳ２１はメモリ容量の
搭載を認識してメモリ制御レジスタに設定する初期化処
理を行う。
【００６８】ステップＳ２２はＥＥＰＲＯＭ１４でリザ
ーブしている２５６キロバイトの領域についてメモリ診
断を行う。ステップＳ２３にあっては、診断処理および
デバッカのためのデータ域をＥＥＰＲＯＭの作業域に展
開する。ステップＳ２４にあっては、ＥＥＰＲＯＭ１４
のプログラムをＳＲＡＭ１６に展開し、ブートモードか
らパススルーモードへの切替えを行う。
ーブしている２５６キロバイトの領域についてメモリ診
断を行う。ステップＳ２３にあっては、診断処理および
デバッカのためのデータ域をＥＥＰＲＯＭの作業域に展
開する。ステップＳ２４にあっては、ＥＥＰＲＯＭ１４
のプログラムをＳＲＡＭ１６に展開し、ブートモードか
らパススルーモードへの切替えを行う。
【００６９】ここでブートモードとパススルーモードを
説明する。マスタプロセッサ１０−１のリセットでプロ
グラムカウンタがメモリの零番地を指定して処理をスタ
ートしようとする。しかしメモリの零番地に実際には何
もなく、例えば１００番地となっている場合がある。そ
こでハードウェアによってプロセッサリセット時のアド
レスカウンタの零番地をメモリの１００番地に似せてア
クセスする。これをブートモードという。このブートモ
ードに対しプロセッサのアドレスカウンタの値とメモリ
番地が１対１に対応する状態をパススルーモードとい
う。
説明する。マスタプロセッサ１０−１のリセットでプロ
グラムカウンタがメモリの零番地を指定して処理をスタ
ートしようとする。しかしメモリの零番地に実際には何
もなく、例えば１００番地となっている場合がある。そ
こでハードウェアによってプロセッサリセット時のアド
レスカウンタの零番地をメモリの１００番地に似せてア
クセスする。これをブートモードという。このブートモ
ードに対しプロセッサのアドレスカウンタの値とメモリ
番地が１対１に対応する状態をパススルーモードとい
う。
【００７０】次にステップＳ２５で、図３に示したプロ
セッサ１０−１のＣＰＵ２６に設けているメモリ管理ユ
ニット４０のレジスタアクセスとページエントリの機能
確認を行う。これがＭＭＵ診断となる。続いてステップ
Ｓ２６で、メモリ管理ユニット４０を有効にしてトラン
スレーションモードとする。この状態でステップＳ２７
に進み、シリアルポートの診断と初期設定を行う。
セッサ１０−１のＣＰＵ２６に設けているメモリ管理ユ
ニット４０のレジスタアクセスとページエントリの機能
確認を行う。これがＭＭＵ診断となる。続いてステップ
Ｓ２６で、メモリ管理ユニット４０を有効にしてトラン
スレーションモードとする。この状態でステップＳ２７
に進み、シリアルポートの診断と初期設定を行う。
【００７１】続いてステップＳ２８でＥＣＣのシングル
ビット異常とビット修復の動作確認をＥＣＣ診断パート
１として行う。続いてステップＳ２９で、図３のマスタ
プロセッサ１０−１に設けている命令キャッシュメモリ
３６およびデータキャッシュメモリユニット３８を対象
にキャッシング・インバリデート動作、データタグのア
クセステストのシミュレーションをキャッシュ診断とし
て行う。
ビット異常とビット修復の動作確認をＥＣＣ診断パート
１として行う。続いてステップＳ２９で、図３のマスタ
プロセッサ１０−１に設けている命令キャッシュメモリ
３６およびデータキャッシュメモリユニット３８を対象
にキャッシング・インバリデート動作、データタグのア
クセステストのシミュレーションをキャッシュ診断とし
て行う。
【００７２】キャッシュ診断が済むと、ステップＳ３０
でキャッシュメモリの内容をインバリデート（無効化）
させるキャッシュ初期化を行い、ステップＳ３１で命令
キャッシュメモリユニット３６のみを有効状態とする。
以上で１回目のマスタプロセッサ１０−１の初期化診断
処理が終了し、ステップＳ３２でスレーブプロセッサを
起動するためのスレーブスタートを行う。具体的には、
マスタプロセッサ１０−１に設けている図９に示したフ
ラグレジスタ６０−１のフラグコードを、スレーブスタ
ートを示すフラグコード２にセットする。
でキャッシュメモリの内容をインバリデート（無効化）
させるキャッシュ初期化を行い、ステップＳ３１で命令
キャッシュメモリユニット３６のみを有効状態とする。
以上で１回目のマスタプロセッサ１０−１の初期化診断
処理が終了し、ステップＳ３２でスレーブプロセッサを
起動するためのスレーブスタートを行う。具体的には、
マスタプロセッサ１０−１に設けている図９に示したフ
ラグレジスタ６０−１のフラグコードを、スレーブスタ
ートを示すフラグコード２にセットする。
【００７３】図１６は図１５に示したマスタプロセッサ
１０−１の初期化診断処理に並行して、アイドル状態に
あるスレーブプロセッサ１０−２〜１０−４のそれぞれ
で行われているマスタ監視処理の詳細を示したフローチ
ャートである。図１６において、スレーブプロセッサ１
０−２〜１０−４のそれぞれは、まずステップＳ５５で
自分のプロセッサ番号に従った優先度で自己のタイマ値
Ｔｉを算出する。例えば、プロセッサ番号＃１のスレー
ブプロセッサ１０−２はタイマ値Ｔ1 を算出し、プロセ
ッサ番号＃２のスレーブプロセッサ１０−３はタイマ値
Ｔ2 を算出し、更にプロセッサ番号＃３のスレーブプロ
セッサ１０−４はタイマ値Ｔ3 を算出する。
１０−１の初期化診断処理に並行して、アイドル状態に
あるスレーブプロセッサ１０−２〜１０−４のそれぞれ
で行われているマスタ監視処理の詳細を示したフローチ
ャートである。図１６において、スレーブプロセッサ１
０−２〜１０−４のそれぞれは、まずステップＳ５５で
自分のプロセッサ番号に従った優先度で自己のタイマ値
Ｔｉを算出する。例えば、プロセッサ番号＃１のスレー
ブプロセッサ１０−２はタイマ値Ｔ1 を算出し、プロセ
ッサ番号＃２のスレーブプロセッサ１０−３はタイマ値
Ｔ2 を算出し、更にプロセッサ番号＃３のスレーブプロ
セッサ１０−４はタイマ値Ｔ3 を算出する。
【００７４】このようなタイマ値Ｔ1 〜Ｔ3 の間には、
プロセッサ番号の優先度が高いほどタイマ値が小さくな
る。 Ｔ1 ＜Ｔ2 ＜Ｔ3 となる関係に設定される。例えば、Ｔ1 に対しＴ2 ＝２
×Ｔ1 ，Ｔ3 ＝３×Ｔ1となるように設定される。
プロセッサ番号の優先度が高いほどタイマ値が小さくな
る。 Ｔ1 ＜Ｔ2 ＜Ｔ3 となる関係に設定される。例えば、Ｔ1 に対しＴ2 ＝２
×Ｔ1 ，Ｔ3 ＝３×Ｔ1となるように設定される。
【００７５】続いてステップＳ５６で、タイマＴに算出
したタイマ値Ｔｉをセットする。続いてステップＳ５７
で待ち合わせ関数による同期処理を行う。この待ち合わ
せ関数による同期処理は、図１０に示すプロセッサ到達
レジスタ６４を参照して行われる。即ち、マスタプロセ
ッサ１０−１およびスレーブプロセッサ１０−２〜１０
−４の全てが処理を終了して待ち関数によるアイドル状
態に入ると、プロセッサ１０−１〜１０−４に対応した
プロセッサ到達レジスタ６４のビットｂ0〜ｂ3 は全て
１となる。
したタイマ値Ｔｉをセットする。続いてステップＳ５７
で待ち合わせ関数による同期処理を行う。この待ち合わ
せ関数による同期処理は、図１０に示すプロセッサ到達
レジスタ６４を参照して行われる。即ち、マスタプロセ
ッサ１０−１およびスレーブプロセッサ１０−２〜１０
−４の全てが処理を終了して待ち関数によるアイドル状
態に入ると、プロセッサ１０−１〜１０−４に対応した
プロセッサ到達レジスタ６４のビットｂ0〜ｂ3 は全て
１となる。
【００７６】したがってプロセッサ到達レジスタ６４を
参照して、有効プロセッサに対応する全ビットが１とな
ったタイミングを同期タイミングと認識して、ステップ
Ｓ５８以降の処理に進む。ステップＳ５８にあっては、
ステップＳ５６でタイマ値ＴｉがセットされたタイマＴ
のダウンカウントを開始し、ステップＳ５８でＴ＝０と
なってタイムアップするまで、ステップＳ５９の単位時
間ごとのタイマ値Ｔの減算を繰り返す。ステップＳ５９
で単位時間のタイマ値の減算が済むと、ステップＳ６０
で自分はマスタプロセッサか否か判断する。もしマスタ
プロセッサであった場合には、ステップＳ６１，Ｓ６２
の処理は行わない。
参照して、有効プロセッサに対応する全ビットが１とな
ったタイミングを同期タイミングと認識して、ステップ
Ｓ５８以降の処理に進む。ステップＳ５８にあっては、
ステップＳ５６でタイマ値ＴｉがセットされたタイマＴ
のダウンカウントを開始し、ステップＳ５８でＴ＝０と
なってタイムアップするまで、ステップＳ５９の単位時
間ごとのタイマ値Ｔの減算を繰り返す。ステップＳ５９
で単位時間のタイマ値の減算が済むと、ステップＳ６０
で自分はマスタプロセッサか否か判断する。もしマスタ
プロセッサであった場合には、ステップＳ６１，Ｓ６２
の処理は行わない。
【００７７】スレーブプロセッサであった場合には、ス
テップＳ６１に進み、自分のフラグレジスタを参照し、
フラグコードが２となるスレーブスタートか否かをステ
ップＳ６２でチェックする。スレーブスタートが認識さ
れるまでステップＳ５８〜Ｓ６２の処理を繰り返す。ス
テップＳ５８で、タイムアップする前にマスタプロセッ
サ１０−１による図１５に示す初期化診断処理が正常に
終了すると、ステップＳ６２でフラグレジスタのフラグ
コード２でスレーブスタートが認識され、次の処理に進
む。
テップＳ６１に進み、自分のフラグレジスタを参照し、
フラグコードが２となるスレーブスタートか否かをステ
ップＳ６２でチェックする。スレーブスタートが認識さ
れるまでステップＳ５８〜Ｓ６２の処理を繰り返す。ス
テップＳ５８で、タイムアップする前にマスタプロセッ
サ１０−１による図１５に示す初期化診断処理が正常に
終了すると、ステップＳ６２でフラグレジスタのフラグ
コード２でスレーブスタートが認識され、次の処理に進
む。
【００７８】一方、マスタプロセッサ１０−１の異常で
初期化診断処理が正常に行われずに、フラグコード２に
よるスレーブスタートとならずにタイムアップした場合
には、ステップＳ６３に進んで、マスタプロセッサ１０
−１にリセットを掛ける。これによりマスタプロセッサ
をシステムから切り離し、再び図１３に示したステップ
Ｓ１からのリセット処理に戻り、図１４に示すマスタ・
スレーブ割当処理で残されたスレーブプロセッサ１０−
２〜１０−４について再度、マスタプロセッサとスレー
ブプロセッサの割当処理を行って、同様な初期化処理に
入る。
初期化診断処理が正常に行われずに、フラグコード２に
よるスレーブスタートとならずにタイムアップした場合
には、ステップＳ６３に進んで、マスタプロセッサ１０
−１にリセットを掛ける。これによりマスタプロセッサ
をシステムから切り離し、再び図１３に示したステップ
Ｓ１からのリセット処理に戻り、図１４に示すマスタ・
スレーブ割当処理で残されたスレーブプロセッサ１０−
２〜１０−４について再度、マスタプロセッサとスレー
ブプロセッサの割当処理を行って、同様な初期化処理に
入る。
【００７９】図１７は初期化診断中にマスタプロセッサ
に異常が起きた時の縮退処理を示している。図１７にお
いて、まず時刻ｔ1 で待ち合わせ関数による同期をとっ
た後、マスタプロセッサ１０−１にあっては初期化診断
処理を開始し、スレーブプロセッサ１０−２〜１０−４
にあってはマスタ監視を行っている。この場合、スレー
ブプロセッサ１０−２のタイマ値Ｔ1 が一番短く、次に
スレーブプロセッサ１０−３のタイマ値Ｔ2 となり、優
先度の一番低いプロセッサ１０−４のタイマ値はＴ3と
長くなっている。
に異常が起きた時の縮退処理を示している。図１７にお
いて、まず時刻ｔ1 で待ち合わせ関数による同期をとっ
た後、マスタプロセッサ１０−１にあっては初期化診断
処理を開始し、スレーブプロセッサ１０−２〜１０−４
にあってはマスタ監視を行っている。この場合、スレー
ブプロセッサ１０−２のタイマ値Ｔ1 が一番短く、次に
スレーブプロセッサ１０−３のタイマ値Ｔ2 となり、優
先度の一番低いプロセッサ１０−４のタイマ値はＴ3と
長くなっている。
【００８０】マスタプロセッサ１０−１が診断中に異常
となり、スレーブプロセッサ１０−２が時刻ｔ2 でＴ1
時間の経過によりタイムアップすると、リセット信号を
出力して、マスタプロセッサ１０−１をシステムから切
り離し、マスタ・スレーブの再割当てを行う。この再割
当てにより新たにプロセッサ１０−２がマスタプロセッ
サとなって、診断処理を開始する。しかしながら、新た
にマスタプロセッサとなったプロセッサ１０−２も診断
の途中で異常を起こしたとする。このため、時刻ｔ3 で
スレーブプロセッサ１０−３の設定時間Ｔ2 がタイムオ
ーバとなってリセット信号を出力し、新たにマスタプロ
セッサとなったプロセッサ１０−２をシステムから切り
離し、プロセッサ１０−３が新たなマスタプロセッサと
して診断処理を開始し、時刻ｔ4 で診断を正常終了す
る。
となり、スレーブプロセッサ１０−２が時刻ｔ2 でＴ1
時間の経過によりタイムアップすると、リセット信号を
出力して、マスタプロセッサ１０−１をシステムから切
り離し、マスタ・スレーブの再割当てを行う。この再割
当てにより新たにプロセッサ１０−２がマスタプロセッ
サとなって、診断処理を開始する。しかしながら、新た
にマスタプロセッサとなったプロセッサ１０−２も診断
の途中で異常を起こしたとする。このため、時刻ｔ3 で
スレーブプロセッサ１０−３の設定時間Ｔ2 がタイムオ
ーバとなってリセット信号を出力し、新たにマスタプロ
セッサとなったプロセッサ１０−２をシステムから切り
離し、プロセッサ１０−３が新たなマスタプロセッサと
して診断処理を開始し、時刻ｔ4 で診断を正常終了す
る。
【００８１】このプロセッサ１０−３によるマスタプロ
セッサとしての時刻ｔ3 の診断正常終了で、残されたス
レーブプロセッサ１０−４に対するスレーブスタートが
行われ、スレーブプロセッサ１０−４の初期化診断処理
に入る。 ６．スレーブ初期化診断処理とマスタによる監視 図１８は図１２のステップＳ９に示したスレーブプロセ
ッサの初期化診断処理の詳細を示す。まずステップＳ６
４で、スレーブプロセッサ１０−２〜１０−４のそれぞ
れが自分のＣＰＵ２６に設けているメモリ管理ユニット
４０のレジスタアクセスとページエントリの機能確認を
行い、次のステップＳ６５でメモリ管理ユニット４０を
有効にしてトランスレーションモードとする。
セッサとしての時刻ｔ3 の診断正常終了で、残されたス
レーブプロセッサ１０−４に対するスレーブスタートが
行われ、スレーブプロセッサ１０−４の初期化診断処理
に入る。 ６．スレーブ初期化診断処理とマスタによる監視 図１８は図１２のステップＳ９に示したスレーブプロセ
ッサの初期化診断処理の詳細を示す。まずステップＳ６
４で、スレーブプロセッサ１０−２〜１０−４のそれぞ
れが自分のＣＰＵ２６に設けているメモリ管理ユニット
４０のレジスタアクセスとページエントリの機能確認を
行い、次のステップＳ６５でメモリ管理ユニット４０を
有効にしてトランスレーションモードとする。
【００８２】次にステップＳ６６で、スレーブプロセッ
サ１０−２〜１０−４に設けている２次キャッシュメモ
リユニット４４および２次キャッシュコントロールユニ
ット４６の診断をシミュレーションで行う。続いてステ
ップＳ６７で、ＣＰＵ２６に設けている命令キャッシュ
メモリユニット３６およびデータキャッシュメモリユニ
ット３８のキャッシング・インバリデート動作、データ
タグのアクセスディスクをキャッシュ診断として行い、
ステップＳ６８でキャッシュメモリを無効化（インバリ
デート）させる初期化を行う。続いてステップＳ６９で
命令キャッシュメモリユニット３６のみを有効として、
一連のスレーブ側の初期化診断処理を終了する。
サ１０−２〜１０−４に設けている２次キャッシュメモ
リユニット４４および２次キャッシュコントロールユニ
ット４６の診断をシミュレーションで行う。続いてステ
ップＳ６７で、ＣＰＵ２６に設けている命令キャッシュ
メモリユニット３６およびデータキャッシュメモリユニ
ット３８のキャッシング・インバリデート動作、データ
タグのアクセスディスクをキャッシュ診断として行い、
ステップＳ６８でキャッシュメモリを無効化（インバリ
デート）させる初期化を行う。続いてステップＳ６９で
命令キャッシュメモリユニット３６のみを有効として、
一連のスレーブ側の初期化診断処理を終了する。
【００８３】尚、次のステップＳ７０の処理は、図１２
のステップＳ１０に示すマスタ監視処理を実現する図１
６に示したステップＳ５５〜Ｓ６３の処理を示してい
る。図１９は図１８に示したスレーブ初期化診断処理に
並行してマスタプロセッサ１０−１で行われるスレーブ
監視処理の詳細を示す。図１９において、マスタプロセ
ッサ１０−１によるスレーブプロセッサ１０−２〜１０
−４の監視は、まずステップＳ３４でマスタプロセッサ
１０−１の初期化診断処理の完了で待ち合わせ関数によ
る処理、即ちアイドル状態に移行する。このアイドル状
態への移行に続き、ステップＳ３５でシステムバスコン
トローラ１８に設けたプロセッサ到達レジスタ６４のマ
スタプロセッサ１０−１の対応ビットｂ0 に１をセット
し、ステップＳ３６でタイマＴに予め定めたスレーブ監
視時間のタイマ値Ｔ0 をセットし、ステップＳ３７に進
む。
のステップＳ１０に示すマスタ監視処理を実現する図１
６に示したステップＳ５５〜Ｓ６３の処理を示してい
る。図１９は図１８に示したスレーブ初期化診断処理に
並行してマスタプロセッサ１０−１で行われるスレーブ
監視処理の詳細を示す。図１９において、マスタプロセ
ッサ１０−１によるスレーブプロセッサ１０−２〜１０
−４の監視は、まずステップＳ３４でマスタプロセッサ
１０−１の初期化診断処理の完了で待ち合わせ関数によ
る処理、即ちアイドル状態に移行する。このアイドル状
態への移行に続き、ステップＳ３５でシステムバスコン
トローラ１８に設けたプロセッサ到達レジスタ６４のマ
スタプロセッサ１０−１の対応ビットｂ0 に１をセット
し、ステップＳ３６でタイマＴに予め定めたスレーブ監
視時間のタイマ値Ｔ0 をセットし、ステップＳ３７に進
む。
【００８４】ステップＳ３７にあっては、タイマＴのタ
イムアップの有無をチェックしており、タイムアップす
るまでステップＳ３８でタイマ値Ｔを単位時間ごとに減
算する。ステップＳ３８でタイマ値の減算が済むと、ス
テップＳ３９で、マスタプロセッサ１０−１に設けてい
るプロセッサ有効レジスタ５６−１とシステムバスコン
トローラ１８に設けているプロセッサ到達レジスタ６４
の内容が一致するか否かチェックする。
イムアップの有無をチェックしており、タイムアップす
るまでステップＳ３８でタイマ値Ｔを単位時間ごとに減
算する。ステップＳ３８でタイマ値の減算が済むと、ス
テップＳ３９で、マスタプロセッサ１０−１に設けてい
るプロセッサ有効レジスタ５６−１とシステムバスコン
トローラ１８に設けているプロセッサ到達レジスタ６４
の内容が一致するか否かチェックする。
【００８５】初期化処理を行っているスレーブプロセッ
サ１０−２〜１０−４で初期化診断処理が正常に終了す
ると、待ち合わせ関数によるアイドルループに入ること
で、プロセッサ到達レジスタ６４の対応するビットｂ1
〜ｂ3 が１にセットされることになる。したがって、プ
ロセッサ到達レジスタがマスタプロセッサ１０−１を含
めて全てビット１となってプロセッサ有効レジスタ５６
−１の内容と一致すると、スレーブプロセッサ１０−２
〜１０−４の初期化診断処理が正常終了したものとして
次の処理に移行する。
サ１０−２〜１０−４で初期化診断処理が正常に終了す
ると、待ち合わせ関数によるアイドルループに入ること
で、プロセッサ到達レジスタ６４の対応するビットｂ1
〜ｂ3 が１にセットされることになる。したがって、プ
ロセッサ到達レジスタがマスタプロセッサ１０−１を含
めて全てビット１となってプロセッサ有効レジスタ５６
−１の内容と一致すると、スレーブプロセッサ１０−２
〜１０−４の初期化診断処理が正常終了したものとして
次の処理に移行する。
【００８６】これに対し、ステップＳ３７でタイムアッ
プとなっても、プロセッサ到達レジスタ６４の参照で待
ち合わせ関数にこなかったスレーブプロセッサが存在し
た場合には、このスレーブプロセッサは異常を起こした
ものと判断してモジュールリセットを掛けてシステムか
ら切り離す縮退処理を行う。図２０はマスタプロセッサ
１０−１によるスレーブプロセッサ１０−２〜１０−４
の監視処理を示している。時刻ｔ1 でマスタプロセッサ
１０−１の診断が終了すると、スレーブスタートによる
スレーブプロセッサ１０−２〜１０−４の診断処理が開
始される。
プとなっても、プロセッサ到達レジスタ６４の参照で待
ち合わせ関数にこなかったスレーブプロセッサが存在し
た場合には、このスレーブプロセッサは異常を起こした
ものと判断してモジュールリセットを掛けてシステムか
ら切り離す縮退処理を行う。図２０はマスタプロセッサ
１０−１によるスレーブプロセッサ１０−２〜１０−４
の監視処理を示している。時刻ｔ1 でマスタプロセッサ
１０−１の診断が終了すると、スレーブスタートによる
スレーブプロセッサ１０−２〜１０−４の診断処理が開
始される。
【００８７】マスタプロセッサ１０−１にあっては、診
断終了のスレーブスタートからタイマ値Ｔ0 による時間
経過を監視しており、設定時間Ｔ0 がタイムアップする
時刻ｔ2 で、例えばスレーブプロセッサ１０−４が待ち
合わせ関数にこなかった場合には、スレーブプロセッサ
１０−４に対しモジュールリセット用のリセット信号を
出力してシステムから切り離すようになる。 ７．２回目のマスタ初期化診断処理と割込診断処理 図２１は図１２のステップＳ５に示すマスタプロセッサ
１０−１の２回目の初期化診断処理の詳細を示す。
断終了のスレーブスタートからタイマ値Ｔ0 による時間
経過を監視しており、設定時間Ｔ0 がタイムアップする
時刻ｔ2 で、例えばスレーブプロセッサ１０−４が待ち
合わせ関数にこなかった場合には、スレーブプロセッサ
１０−４に対しモジュールリセット用のリセット信号を
出力してシステムから切り離すようになる。 ７．２回目のマスタ初期化診断処理と割込診断処理 図２１は図１２のステップＳ５に示すマスタプロセッサ
１０−１の２回目の初期化診断処理の詳細を示す。
【００８８】図２１において、まずステップＳ４１でフ
レームバッファオプションとして設けられたシステムバ
スカードの搭載チェック並びに診断初期化を行う。続い
てステップＳ４２でフレームバッファカードの有無をチ
ェックし、もしあればステップＳ４３に進み、キーボー
ド用のＬＳＩの診断並びに初期設定を行う。更に、必要
ならばオーディオ関係の診断も行う。
レームバッファオプションとして設けられたシステムバ
スカードの搭載チェック並びに診断初期化を行う。続い
てステップＳ４２でフレームバッファカードの有無をチ
ェックし、もしあればステップＳ４３に進み、キーボー
ド用のＬＳＩの診断並びに初期設定を行う。更に、必要
ならばオーディオ関係の診断も行う。
【００８９】次にステップＳ４５で、予め定めたメッセ
ージの表示出力による初期化メッセージ表示を行う。続
いてステップＳ４６で、ＥＣＣシングルビットおよびマ
ルチビットのマルチプル異常の診断をＥＣＣパート２と
して実行する。次のステップＳ４７は、マスタプロセッ
サ１０−１に設けている図３に示した２次キャッシュメ
モリユニット４４および２次キャッシュコントロールユ
ニット４６の動作をシミュレーションする診断テストを
行う。
ージの表示出力による初期化メッセージ表示を行う。続
いてステップＳ４６で、ＥＣＣシングルビットおよびマ
ルチビットのマルチプル異常の診断をＥＣＣパート２と
して実行する。次のステップＳ４７は、マスタプロセッ
サ１０−１に設けている図３に示した２次キャッシュメ
モリユニット４４および２次キャッシュコントロールユ
ニット４６の動作をシミュレーションする診断テストを
行う。
【００９０】続いてステップＳ４８でメモリ診断を行
い、もしステップＳ４９でメモリ診断の際にエラーが起
きると、図１５に示した１回目のマスタ初期化処理にお
けるステップＳ２２に戻って再度、診断処理を繰り返
す。ステップＳ１９でエラーがなければ、ステップＳ５
０でメモリ診断の終了処理を行い、ステップＳ５１で、
自分のフラグレジスタ６０−１のフラグコードを２にセ
ットしてスレーブスタートを行う。続いてステップＳ５
２で、パトロールレジスタのアクセスと診断を行ってパ
トロール周期を設定する。
い、もしステップＳ４９でメモリ診断の際にエラーが起
きると、図１５に示した１回目のマスタ初期化処理にお
けるステップＳ２２に戻って再度、診断処理を繰り返
す。ステップＳ１９でエラーがなければ、ステップＳ５
０でメモリ診断の終了処理を行い、ステップＳ５１で、
自分のフラグレジスタ６０−１のフラグコードを２にセ
ットしてスレーブスタートを行う。続いてステップＳ５
２で、パトロールレジスタのアクセスと診断を行ってパ
トロール周期を設定する。
【００９１】パトロールレジスタはハードウェアによっ
てメモリ内を一定周期ごとにリードしてＥＣＣチェック
を行うことになる。続いてステップＳ５３で、ウォッチ
ドックタイマなどのタイマ診断を行い、ステップＳ５４
で、プロセッサに設けているクロックの算出処理を行
い、図２２に示す割込診断処理に進む。図２２はマスタ
プロセッサ１０−１およびスレーブプロセッサ１０−２
〜１０−４における割込診断処理を示している。
てメモリ内を一定周期ごとにリードしてＥＣＣチェック
を行うことになる。続いてステップＳ５３で、ウォッチ
ドックタイマなどのタイマ診断を行い、ステップＳ５４
で、プロセッサに設けているクロックの算出処理を行
い、図２２に示す割込診断処理に進む。図２２はマスタ
プロセッサ１０−１およびスレーブプロセッサ１０−２
〜１０−４における割込診断処理を示している。
【００９２】まずステップＳ７１で、アドレスオーバエ
リアへリードした時の異常系診断処理を実行する。次に
ステップＳ７２で、アドレスオーバエリアへライトした
時の異常系診断処理を行う。続いてステップＳ７３で、
アクセスストップ処理を行う。ステップＳ７４にあって
は、レベル１，６，１１，１２および１４のソフトウェ
ア割込診断を行う。
リアへリードした時の異常系診断処理を実行する。次に
ステップＳ７２で、アドレスオーバエリアへライトした
時の異常系診断処理を行う。続いてステップＳ７３で、
アクセスストップ処理を行う。ステップＳ７４にあって
は、レベル１，６，１１，１２および１４のソフトウェ
ア割込診断を行う。
【００９３】ステップＳ７５では、図２に示したプロセ
ッサ１０−１内のＣＰＵ２６と２次キャッシュメモリユ
ニット４４および２次キャッシュコントロールユニット
４６を結ぶ内部バスのパリティ診断を行う。ステップＳ
７６は、メモリロードアドレス領域のプロテクトテスト
およびライトアクセス異常系の処理を行う。以上の診断
処理が済むと、ステップＳ７７で、プロセッサ１０−１
に設けている命令キャッシュメモリユニット３６、デー
タキャッシュメモリユニット３８、更に２次キャッシュ
メモリユニット４４の全てのキャッシュを初期化して使
用可能状態とする。続いてステップＳ７８で、ＥＥＰＲ
ＯＭ１４からＳＲＡＭ１６へプログラムの走行位置を戻
し、キャッシュ機構をオフする。
ッサ１０−１内のＣＰＵ２６と２次キャッシュメモリユ
ニット４４および２次キャッシュコントロールユニット
４６を結ぶ内部バスのパリティ診断を行う。ステップＳ
７６は、メモリロードアドレス領域のプロテクトテスト
およびライトアクセス異常系の処理を行う。以上の診断
処理が済むと、ステップＳ７７で、プロセッサ１０−１
に設けている命令キャッシュメモリユニット３６、デー
タキャッシュメモリユニット３８、更に２次キャッシュ
メモリユニット４４の全てのキャッシュを初期化して使
用可能状態とする。続いてステップＳ７８で、ＥＥＰＲ
ＯＭ１４からＳＲＡＭ１６へプログラムの走行位置を戻
し、キャッシュ機構をオフする。
【００９４】続いてステップＳ７９にあっては、マスタ
プロセッサ１０−１がＳＣＳＩユニット、ＤＭＡユニッ
ト、ＦＤＣユニット、ＬＡＮユニットなどのＢＯＯＴ装
置の診断を実行する。続いてステップＳ８０で、マスタ
プロセッサ１０−１およびスレーブプロセッサ１０−２
〜１０−４についてファームウェア領域の初期設定を行
い、これをもって全てのパワーオンスタートに伴う初期
化処理を終了し、ステップＳ８１でマスタジョブの実
行、ステップＳ８２でスレーブジョブの実行に移行す
る。
プロセッサ１０−１がＳＣＳＩユニット、ＤＭＡユニッ
ト、ＦＤＣユニット、ＬＡＮユニットなどのＢＯＯＴ装
置の診断を実行する。続いてステップＳ８０で、マスタ
プロセッサ１０−１およびスレーブプロセッサ１０−２
〜１０−４についてファームウェア領域の初期設定を行
い、これをもって全てのパワーオンスタートに伴う初期
化処理を終了し、ステップＳ８１でマスタジョブの実
行、ステップＳ８２でスレーブジョブの実行に移行す
る。
【００９５】尚、上記の実施例は４台のプロセッサを共
有バスに接続した場合を例にとっているが、プロセッサ
の数は必要に応じて適宜に定めることができる。また２
次キャッシュを設けた場合を例にとっているが、２次キ
ャッシュを設けないプロセッサであってもよい。更に、
上記の実施例に示したマスタプロセッサおよびスレーブ
プロセッサの初期化診断処理は必要に応じて適宜に決め
られるものであり、実施例に示した診断内容による限定
は受けない。
有バスに接続した場合を例にとっているが、プロセッサ
の数は必要に応じて適宜に定めることができる。また２
次キャッシュを設けた場合を例にとっているが、２次キ
ャッシュを設けないプロセッサであってもよい。更に、
上記の実施例に示したマスタプロセッサおよびスレーブ
プロセッサの初期化診断処理は必要に応じて適宜に決め
られるものであり、実施例に示した診断内容による限定
は受けない。
【００９６】
【発明の効果】以上説明してきたように本発明によれ
ば、電源投入時に有効となった複数のプロセッサを認識
して、その中でマスタ権限をもつプロセッサとスレーブ
権限をもつプロセッサの割当てをダイナミックに行うこ
とができ、特定のプロセッサが電源投入で立ち上がらな
くとも、立ち上がった有効なプロセッサの構成でマルチ
プロセッサシステムを構築することができる。
ば、電源投入時に有効となった複数のプロセッサを認識
して、その中でマスタ権限をもつプロセッサとスレーブ
権限をもつプロセッサの割当てをダイナミックに行うこ
とができ、特定のプロセッサが電源投入で立ち上がらな
くとも、立ち上がった有効なプロセッサの構成でマルチ
プロセッサシステムを構築することができる。
【００９７】またマスタ・スレーブ割当てが済んだ後に
マスタプロセッサとスレーブプロセッサの順番に行う初
期化診断処理において、マスタプロセッサの初期化診断
処理をスレーブプロセッサで監視し、マスタプロセッサ
の異常を認識するとマスタプロセッサをシステムから切
り離して再度、マスタ・スレーブの割当処理を行うこと
で、マスタプロセッサを固定的に決めていたような場合
のマスタプロセッサの異常によるシステムハングを確実
に防止することができる。
マスタプロセッサとスレーブプロセッサの順番に行う初
期化診断処理において、マスタプロセッサの初期化診断
処理をスレーブプロセッサで監視し、マスタプロセッサ
の異常を認識するとマスタプロセッサをシステムから切
り離して再度、マスタ・スレーブの割当処理を行うこと
で、マスタプロセッサを固定的に決めていたような場合
のマスタプロセッサの異常によるシステムハングを確実
に防止することができる。
【００９８】またスレーブプロセッサの初期化診断中に
は、マスタプロセッサがスレーブプロセッサの状態を監
視することで、もしスレーブプロセッサに異常があると
スレーブプロセッサをシステムから切り離し、この結
果、マスタプロセッサおよびスレーブプロセッサのいず
れかに初期化診断の際に異常が起きても、最小構成であ
ってもシステム動作ができる再構築を行うことができ
る。
は、マスタプロセッサがスレーブプロセッサの状態を監
視することで、もしスレーブプロセッサに異常があると
スレーブプロセッサをシステムから切り離し、この結
果、マスタプロセッサおよびスレーブプロセッサのいず
れかに初期化診断の際に異常が起きても、最小構成であ
ってもシステム動作ができる再構築を行うことができ
る。
【００９９】更に共用メモリのプログラムコードを全て
のプロセッサで使用してプログラムを走行させる際に、
各プロセッサに一度フェッチしたプログラムコードを格
納して使用するキャッシュ機構を設けておくことで、シ
ステム動作におけるスレーブプロセッサからの共有部の
アクセスを必要最小限とし、共有部のアクセス機能を果
たすマスタプロセッサにシステムバスの使用を開放し、
マルチプロセッサシステムにおけるバス性能の低下を最
小限に抑えることができる。
のプロセッサで使用してプログラムを走行させる際に、
各プロセッサに一度フェッチしたプログラムコードを格
納して使用するキャッシュ機構を設けておくことで、シ
ステム動作におけるスレーブプロセッサからの共有部の
アクセスを必要最小限とし、共有部のアクセス機能を果
たすマスタプロセッサにシステムバスの使用を開放し、
マルチプロセッサシステムにおけるバス性能の低下を最
小限に抑えることができる。
【図１】本発明の原理説明図
【図２】本発明のハードウェア構成を示したシステム説
明図
明図
【図３】本発明で使用するプロセッサの詳細を示したブ
ロック図
ロック図
【図４】本発明で使用するレジスタ配置およびＥＥＰＲ
ＯＭの格納プログラムを示した説明図
ＯＭの格納プログラムを示した説明図
【図５】ウェイクアップレジスタの説明図
【図６】プロセッサ有効レジスタの説明図
【図７】プロセッサ接続レジスタの説明図
【図８】プロセッサ番号レジスタの説明図
【図９】フラグレジスタの説明図
【図１０】プロセッサ到達レジスタの説明図
【図１１】本発明によるマスタ・スレーブ割当処理、初
期化診断処理、及び監視処理のシステム機能を示したブ
ロック図
期化診断処理、及び監視処理のシステム機能を示したブ
ロック図
【図１２】本発明によるマスタ・スレーブ割当処理、初
期化診断処理、及び監視処理の概略を示したジェネリッ
クフローチャート
期化診断処理、及び監視処理の概略を示したジェネリッ
クフローチャート
【図１３】図１２のリセット処理詳細を示したフローチ
ャート
ャート
【図１４】図１２のマスタ・スレーブ割当処理の詳細を
示したフローチャート
示したフローチャート
【図１５】図１２の最初のマスタ初期化診断処理の詳細
を示したフローチャート
を示したフローチャート
【図１６】図１２のマスタ監視処理を示したフローチャ
ート
ート
【図１７】図１６のマスタ監視処理の動作を示したタイ
ミングチャート
ミングチャート
【図１８】図１２のスレーブ初期化診断処理を示したフ
ローチャート
ローチャート
【図１９】図１２のスレーブ監視処理を示したフローチ
ャート
ャート
【図２０】図１９のスレーブ監視処理の動作を示したタ
イミングチャート
イミングチャート
【図２１】図１２の２回目のマスタ初期化診断処理を示
したフローチャート
したフローチャート
【図２２】図１２のマスタ及びスレーブの割込診断処理
を示したフローチャート
を示したフローチャート
１０−１〜１０−４：プロセッサ １２：共有バス １４：ＥＥＰＲＯＭ １６：ＲＡＭ １８：システムバスコントローラ ２０：ハードディスク ２２：ＣＲＴ ２４：操作部 ２６：ＣＰＵ ２８：浮動小数点演算制御ユニット ３０：浮動小数点演算実行ユニット ３２：整数演算制御ユニット ３４：スーパースカラ整数演算実行ユニット ３６：命令キャッシュメモリユニット ３８：データキャッシュメモリユニット ４０：メモリ管理ユニット（ＭＭＵ） ４２：バスインタフェースユニット ４４：２次キャッシュメモリユニット ４６：２次キャッシュコントロールユニット ４８：ローダプログラム ５０：各種診断プログラム ５２：マルチプロセッサ制御プログラム ５４−１〜５４−４：ウェイクアップレジスタ ５６−１〜５６−４：プロセッサ有効レジスタ ５８−１〜５８−４：プロセッサ番号レジスタ（ＣＰＵ
番号レジスタ） ６０−１〜６０−４：フラグレジスタ ６２：プロセッサ接続レジスタ ６４：プロセッサ到達レジスタ １００：リセット処理部 １０２：割当処理部 １０４：第１マスタ初期化診断処理部 １０６：スレーブ監視部 １０８：第２マスタ初期化診断処理部 １１０：マスタ割込診断処理部 １１２：マスタジョブ実行部 １１４：スレーブ縮退処理部 １１６：第１マスタ監視部 １１８：スレーブ初期化診断処理部 １２０：第２マスタ監視部 １２２：スレーブ割込診断処理部 １２４：スレーブジョブ実行部 １２６：マスタ縮退処理部
番号レジスタ） ６０−１〜６０−４：フラグレジスタ ６２：プロセッサ接続レジスタ ６４：プロセッサ到達レジスタ １００：リセット処理部 １０２：割当処理部 １０４：第１マスタ初期化診断処理部 １０６：スレーブ監視部 １０８：第２マスタ初期化診断処理部 １１０：マスタ割込診断処理部 １１２：マスタジョブ実行部 １１４：スレーブ縮退処理部 １１６：第１マスタ監視部 １１８：スレーブ初期化診断処理部 １２０：第２マスタ監視部 １２２：スレーブ割込診断処理部 １２４：スレーブジョブ実行部 １２６：マスタ縮退処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 勝又 幸宏 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 多幡 武朗 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中村 晋一郎 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内
Claims (22)
- 【請求項１】システム起動時に、共有バス（１８）を介
して接続された複数のプロセッサ、前記複数のプロセッ
サ（１０−１〜１０−４）で動作する共通のプログラム
情報を格納した読出専用のメモリユニット（１４）を含
む共有部の各々をリセットするリセット過程と、 前記リセット過程によるリセット後に、システムに有効
に接続されたプロセッサ（１０−１〜１０−４）を判別
し、該複数の有効プロセッサの内の１つに予めマスタ権
限を割当ててマスタプロセッサ（１０−１）とし、残り
全てのプロセッサにスレーブ権限を割当ててスレーブプ
ロセッサ（１０−２〜１０−４）とするプロセッサ権限
割当過程と、 前記マスタプロセッサ（１０−１）および前記スレーブ
プロセッサ（１０−２〜１０−４）の順番に固有の初期
化診断処理を実行する初期化診断過程と、 前記初期化診断過程が正常に終了した段階で、前記複数
のプロセッサ（１０−１〜１０−４）に分散してジョブ
を実行する分散処理過程と、を備えたことを特徴とする
マルチプロセッサシステムの制御方法。 - 【請求項２】請求項１記載のマルチプロセッサシステム
の制御方法に於いて、 前記プロセッサ権限割当過程は、 前記各プロセッサ（１０−１〜１０−４）のリセット完
了で各々に設けたウェイクアップレジスタ（５４）のウ
ェイクアップビットをセットするウェイクアップ過程
と、 前記ウェイクアップ過程でウェイクアップビットのセッ
トが行われたプロセッサを、システムで有効なプロセッ
サとして各プロセッサに設けたプロセッサ有効レジスタ
（５６）の対応ビットをセットする有効プロセッサ設定
過程と、 前記共有バス（１８）に対する物理的なプロセッサの接
続を検出し、全てのプロセッサで参照可能な共有部に設
けられたプロセッサ接続レジスタ（６２）の対応ビット
をセットするシステム接続プロセッサ検出過程と、 前記プロセッサの各々に設けたプロセッサ番号レジスタ
（５８）に予め格納された値から自分のプロセッサ番号
を認識し、前記有効プロセッサ設定過程で得られた有効
レジスタ（５６）で示す他のプロセッサのプロセッサ番
号と比較し、該比較結果に基づき自分がマスタプロセッ
サかスレーブプロセッサかを認識する権限認識過程と、
を備えたことを特徴とするマルチプロセッサシステムの
制御方法。 - 【請求項３】請求項１記載のマルチプロセッサシステム
の制御方法に於いて、前記初期化診断過程は、 前記マスタプロセッサ（１０−１）の初期化診断が正常
に終了するか否かを前記スレーブプロセッサ（１０−２
〜１０−４）の各々で監視するマスタ監視過程と、 前記マスタ監視過程でスレーブプロセッサ（１０−２〜
１０−４）のいずれかがマスタプロセッサ（１０−１）
の異常を検出した場合、該マスタプロセッサ（１０−
１）をシステムから切り離して縮退させ、残されたプロ
セッサ（１０−２〜１０−４）を対象に前記プロセッサ
権限割当過程による新たなマスタプロセッサとスレーブ
プロセッサを割当ててから再度処理を行わせる縮退処理
過程と、を備えたことを特徴とするマルチプロセッサシ
ステムの制御方法。 - 【請求項４】請求項３記載のマルチプロセッサシステム
の制御方法に於いて、前記マスタ監視過程は、 プロセッサ番号（ｉ）で決まるマスタ権限割当ての優先
順位に従って自分のマスタ監視の閾値時間（Ｔｉ）を設
定する閾値時間設定過程と、 前記マスタプロセッサ（１０−１）による初期化診断処
理の開始でマスタ監視時間（Ｔ）の計測を開始する計測
過程と、 前記計測過程の時間計測中に前記マスタプロセッサ（１
０−１）による初期化診断の終了の有無を監視し、計測
時間（Ｔ）が前記閾値時間（Ｔｉ）以内に初期化診断の
終了を認識した場合は、マスタプロセッサ（１０−１）
は正常と判断して次のスレーブプロセッサ（１０−２〜
１０−４）の初期化診断処理に移行させ、計測時間
（Ｔ）が前記閾値時間（Ｔｉ）に達しても初期化診断の
終了を認識できなかった場合は、マスタプロセッサ（１
０−１）の異常と判断して前記縮退処理に移行させるマ
スタ異常判断過程と、を備えたことを特徴とするマルチ
プロセッサシステムの制御方法。 - 【請求項５】請求項４記載のマルチプロセッサシステム
の制御方法に於いて、 前記計測過程は、前記閾値時間（Ｔｉ）をセットしたタ
イマの値を単位時間経過毎に減算し、 前記マスタ異常判断過程は前記前記タイマ値が零となる
以前に初期化診断の終了を認識した場合は、マスタプロ
セッサ（１０−１）は正常と判断して次のスレーブプロ
セッサ（１０−２〜１０−４）の初期化診断処理に移行
させ、前記タイマ値が零に達しても初期化診断の終了を
認識できなかった場合は、マスタプロセッサ（１０−
１）の異常と判断して前記縮退処理に移行させることを
特徴とするマルチプロセッサシステムの制御方法。 - 【請求項６】請求項４記載のマルチプロセッサシステム
の制御方法に於いて、前記マスタ異常判断過程は、マス
タプロセッサ（１０−１）に設けたフラグレジスタ（６
０）の参照で初期化診断の終了の有無を認識することを
特徴するマルチプロセッサシステムの制御方法。 - 【請求項７】請求項１記載のマルチプロセッサシステム
の制御方法に於いて、前記初期化診断過程は、 前記スレーブプロセッサ（１０−２〜１０−４）の初期
化診断が正常に終了するか否かを前記マスタプロセッサ
（１０−１）で監視するスレーブ監視過程と、 前記スレーブ監視過程でマスタプロセッサ（１０−１）
がスレーブプロセッサの異常を検出した場合、該スレー
ブプロセッサをシステムから切り離して縮退させる縮退
処理過程と、を備えたことを特徴とするマルチプロセッ
サシステムの制御方法。 - 【請求項８】請求項７記載のマルチプロセッサシステム
の制御方法に於いて、前記スレーブ監視過程は、 予め定めたスレーブ監視の閾値時間（Ｔ0 ）を設定する
閾値時間設定過程と、 前記マスタプロセッサ（１０−１）の初期化診断終了に
伴なうスレーブプロセッサ（１０−２〜１０−４）の初
期化診断処理の開始でスレーブ監視時間（Ｔ）の計測を
開始する計測過程と、 前記計測過程の時間計測中に前記スレーブプロセッサ
（（１０−２〜１０−４）による初期化診断の終了の有
無を監視し、計測時間が前記閾値時間（Ｔ0 ）以内に初
期化診断の終了を認識した場合は、該スレーブプロセッ
サは正常と判断し、計測時間が前記閾値時間（Ｔ0 ）に
達しても初期化診断の終了を認識できなかった場合は、
該スレーブプロセッサの異常と判断して前記縮退処理に
移行させるスレーブ異常判断過程と、を備えたことを特
徴とするマルチプロセッサシステムの制御方法。 - 【請求項９】請求項８記載のマルチプロセッサシステム
の制御方法に於いて、 前記計測過程は、前記閾値時間（Ｔ0 ）をセットしたタ
イマの値（Ｔ）を単位時間経過毎に減算し、 前記スレーブ異常判断過程は前記前記タイマ値（Ｔ）が
零となる以前に初期化診断の終了を認識した場合は、ス
レーブプロセッサは正常と判断し、前記タイマ値（Ｔ）
が零に達しても初期化診断の終了を認識できなかった場
合は、スレーブプロセッサの異常と判断して前記縮退処
理に移行させることを特徴とするマルチプロセッサシス
テムの制御方法。 - 【請求項１０】請求項９記載のマルチプロセッサシステ
ムの制御方法に於いて、前記スレーブ異常判断過程は、
スレーブプロセッサ（１０−２〜１０−４）の初期化処
理の終了に基づく待ち状態への到達で対応ビットをセッ
トする前記共有部の待ち状態到達レジスタ（６４）を参
照して初期化診断の終了の有無を認識することを特徴と
するマルチプロセッサシステムの制御方法。 - 【請求項１１】共有バス（１８）と、 共有バス（１８）を介して接続された複数のプロセッサ
手段（１０−１〜１０−４）と、 前記複数のプロセッサ手段（１０−１〜１０−４）に共
通なプログラム情報を格納した読出専用のメモリユニッ
ト（１４）を含む共有部と、 システム起動時に、前記複数のプロセッサ（１０−１〜
１０−４）及び共有部の各々をリセットするリセット処
理手段（１００）と、 前記リセット処理手段（１００）によるリセット後に、
システムに有効に接続されたプロセッサ手段（１０−１
〜１０−４）を判別し、該複数の有効プロセッサの内の
１つにマスタ権限を割当ててマスタプロセッサ（１０−
１）とし、残り全てのプロセッサにスレーブ権限を割当
ててスレーブプロセッサ（１０−２〜１０−４）とする
割当処理手段（１０２）と、 前記マスタプロセッサ（１０−１）および前記スレーブ
プロセッサ（１０−２〜１０−４）の順番に固有の初期
化診断処理を実行する初期化診断処理手段（１０４，１
０８，１１８）と、 前記初期化診断処理手段（１０４，１１８）の処理が正
常に終了した段階で、前記複数のプロセッサ（１０−１
〜１０−４）に分散してジョブを実行するジョブ実行手
段（１２５）と、を備えたことを特徴とするマルチプロ
セッサシステムの制御装置。 - 【請求項１２】請求項１１記載のマルチプロセッサシス
テムの制御装置に於いて、前記プロセッサ手段（１０−
１〜１０−４）の各々は、 前記各プロセッサ手段（１０−１〜１０−４）のリセッ
ト完了でウェイクアップビットをセットするウェイクア
ップレジスタ手段（５４）と、 前記ウェイクアップレジスタ手段（５４）のビットセッ
トが行われたプロセッサ手段をシステムで有効なプロセ
ッサ手段として対応ビットをセットするプロセッサ有効
レジスタ手段（５６）と、 自己のプロセッサ番号を格納したプロセッサ番号レジス
タ手段（５８）と、 自己の動作状態を示すフラグレジスタ手段（６２）とを
備え、 前記共有部は、前記共有バス（１８）に対する物理的な
プロセッサの接続を検出して対応ビットをセットする全
てのプロセッサで参照可能なプロセッサ接続レジスタ手
段（６２）を備え、 前記割当処理手段（１０２）は、前記プロセッサ番号レ
ジスタ手段（５８）から自分のプロセッサ番号を認識
し、前記有効レジスタ（５６）で示す他のプロセッサの
プロセッサ番号と比較し、該比較結果に基づき自分がマ
スタプロセッサかスレーブプロセッサかを認識すること
を特徴とするマルチプロセッサシステムの制御装置。 - 【請求項１３】請求項１１記載のマルチプロセッサシス
テムの制御方法に於いて、前記初期化診断手段は、 前記マスタプロセッサ手段（１０−１）の初期化診断が
正常に終了するか否かを前記スレーブプロセッサ手段
（１０−２〜１０−４）の各々で監視するマスタ監視手
段（１１６）と、 前記マスタ監視手段（１１６）でスレーブプロセッサ
（１０−２〜１０−４）のいずれかがマスタプロセッサ
（１０−１）の異常を検出した場合、該マスタプロセッ
サ（１０−１）をシステムから切り離して縮退させ、残
されたプロセッサ（１０−２〜１０−４）を対象に前記
プロセッサ権限割当過程による新たなマスタプロセッサ
とスレーブプロセッサを割当ててから再度処理を行わせ
るマスタ縮退処理手段（１２６）と、を備えたことを特
徴とするマルチプロセッサシステムの制御装置。 - 【請求項１４】請求項１３記載のマルチプロセッサシス
テムの制御装置に於いて、前記マスタ監視手段（１１
６）は、 プロセッサ番号（ｉ）で決まるマスタ権限割当ての優先
順位に従って自分のマスタ監視の閾値時間（Ｔｉ）を設
定する閾値時間設定手段と、 前記マスタプロセッサ（１０−１）による初期化診断処
理の開始でマスタ監視時間（Ｔ）の計測を開始する計測
手段と、 前記計測手段の時間計測中に前記マスタプロセッサ（１
０−１）による初期化診断の終了の有無を監視し、計測
時間（Ｔ）が前記閾値時間（Ｔｉ）以内に初期化診断の
終了を認識した場合は、マスタプロセッサ（１０−１）
は正常と判断して次のスレーブプロセッサ（１０−２〜
１０−４）の初期化診断処理に移行させ、計測時間
（Ｔ）が前記閾値時間（Ｔｉ）に達しても初期化診断の
終了を認識できなかった場合は、マスタプロセッサ（１
０−１）の異常と判断して前記縮退処理に移行させるマ
スタ異常判断手段と、を備えたことを特徴とするマルチ
プロセッサシステムの制御装置。 - 【請求項１５】請求項１４記載のマルチプロセッサシス
テムの制御装置に於いて、 前記計測手段は、前記閾値時間（Ｔｉ）をセットしたタ
イマの値を単位時間経過毎に減算し、 前記マスタ異常判断手段は、前記タイマ値が零となる以
前に初期化診断の終了を認識した場合は、マスタプロセ
ッサ（１０−１）は正常と判断して次のスレーブプロセ
ッサ（１０−２〜１０−４）の初期化診断処理に移行さ
せ、前記タイマ値が零に達しても初期化診断の終了を認
識できなかった場合は、マスタプロセッサ（１０−１）
の異常と判断して前記縮退処理に移行させることを特徴
とするマルチプロセッサシステムの制御装置。 - 【請求項１６】請求項１４記載のマルチプロセッサシス
テムの制御装置に於いて、前記マスタ異常判断手段は、
マスタプロセッサ（１０−１）に設けたフラグレジスタ
手段（６０）の参照で初期化診断の終了の有無を認識す
ることを特徴とするマルチプロセッサシステムの制御装
置。 - 【請求項１７】請求項１１記載のマルチプロセッサシス
テムの制御装置に於いて、前記初期化診断手段は、 前記スレーブプロセッサ（１０−２〜１０−４）の初期
化診断が正常に終了するか否かを前記マスタプロセッサ
（１０−１）で監視するスレーブ監視手段（１０６）
と、 前記スレーブ監視手段（１０６）でスレーブプロセッサ
の異常を検出した場合、該スレーブプロセッサをシステ
ムから切り離して縮退させるスレーブ縮退処理手段（１
１４）と、を備えたことを特徴とするマルチプロセッサ
システムの制御装置。 - 【請求項１８】請求項１７記載のマルチプロセッサシス
テムの制御装置に於いて、前記スレーブ監視手段（１０
６）は、 予め定めたスレーブ監視の閾値時間（Ｔ0 ）を設定する
閾値時間設定手段と、 前記マスタプロセッサ（１０−１）の初期化診断終了に
伴なうスレーブプロセッサ（１０−２〜１０−４）の初
期化診断処理の開始でスレーブ監視時間（Ｔ）の計測を
開始する計測手段と、 前記計測手段の時間計測中に前記スレーブプロセッサ
（（１０−２〜１０−４）による初期化診断の終了の有
無を監視し、計測時間が前記閾値時間（Ｔ0 ）以内に初
期化診断の終了を認識した場合は、該スレーブプロセッ
サは正常と判断し、計測時間が前記閾値時間（Ｔ0 ）に
達しても初期化診断の終了を認識できなかった場合は、
該スレーブプロセッサの異常と判断して前記縮退処理に
移行させるスレーブ異常判断手段と、を備えたことを特
徴とするマルチプロセッサシステムの制御装置。 - 【請求項１９】請求項１８記載のマルチプロセッサシス
テムの制御装置に於いて、 前記計測手段は、前記閾値時間（Ｔ0 ）をセットしたタ
イマの値（Ｔ）を単位時間経過毎に減算し、 前記スレーブ異常判断手段は、前記タイマ値（Ｔ）が零
となる以前に初期化診断の終了を認識した場合は、スレ
ーブプロセッサは正常と判断し、前記タイマ値（Ｔ）が
零に達しても初期化診断の終了を認識できなかった場合
は、スレーブプロセッサの異常と判断して前記縮退処理
に移行させることを特徴とするマルチプロセッサシステ
ムの制御装置。 - 【請求項２０】請求項１９記載のマルチプロセッサシス
テムの制御装置に於いて、前記スレーブ異常判断手段
は、スレーブプロセッサ（１０−２〜１０−４）の初期
化処理の終了に基づく待ち状態への到達で対応ビットを
セットする前記共有部の待ち状態到達レジスタ手段（６
４）を参照して初期化診断の終了の有無を認識すること
を特徴するマルチプロセッサシステムの制御装置。 - 【請求項２１】共有バス（１８）と、 前記共有バス（１８）を介して接続された複数のプロセ
ッサ（１０−１〜１０−４）と、 前記共有バス（１８）に接続され、前記複数のプロセッ
サ（１０−１〜１０−４）に共通なプログラム情報を格
納したメモリユニット（１４）と、を備え、前記複数の
プロセッサ手段（１０−１〜１０−４）の各々で前記メ
モリユニット（１４）の同一のプログラム情報をフェッ
チして動作させることを特徴とするマルチプロセッサシ
ステム。 - 【請求項２２】請求項２１記載のマルチプロセッサシス
テムの制御装置に於いて、前記プロセッサ手段（１０−
１〜１０−４）の各々は、前記メモリユニット（１４）
から一度フェッチしたプログラム情報を格納する命令キ
ャッシュ機構を備えたことを特徴とするマルチプロセッ
サシステムの制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008482A JPH07219913A (ja) | 1994-01-28 | 1994-01-28 | マルチプロセッサシステムの制御方法及び装置 |
| GB9501336A GB2286268B (en) | 1994-01-28 | 1995-01-24 | Multiprocessor system and its control method |
| US08/995,000 US5951683A (en) | 1994-01-28 | 1997-12-19 | Multiprocessor system and its control method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008482A JPH07219913A (ja) | 1994-01-28 | 1994-01-28 | マルチプロセッサシステムの制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219913A true JPH07219913A (ja) | 1995-08-18 |
Family
ID=11694333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008482A Pending JPH07219913A (ja) | 1994-01-28 | 1994-01-28 | マルチプロセッサシステムの制御方法及び装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5951683A (ja) |
| JP (1) | JPH07219913A (ja) |
| GB (1) | GB2286268B (ja) |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09168283A (ja) * | 1995-12-14 | 1997-06-24 | Mitsubishi Electric Corp | インバータ装置 |
| JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
| JPH10207849A (ja) * | 1997-01-17 | 1998-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 分散システムにおける高信頼化と負荷分散方法 |
| JPH1165868A (ja) * | 1997-08-26 | 1999-03-09 | Nec Corp | 冗長化起動方式 |
| JP2000076216A (ja) * | 1998-09-02 | 2000-03-14 | Nec Corp | マルチプロセッサシステム及びそのプロセッサ二重化方法並びにその制御プログラムを記録した記録媒体 |
| JP2000347859A (ja) * | 1998-01-20 | 2000-12-15 | Internatl Business Mach Corp <Ibm> | パイプライン同期によりシステム・パフォーマンスを改善コンピュータ・システム |
| JP2001014290A (ja) * | 1999-06-28 | 2001-01-19 | Fujitsu Ltd | マルチプロセッサシステム |
| JP2001155002A (ja) * | 1999-11-30 | 2001-06-08 | Ntt Comware Corp | 監視対象決定装置およびその記録媒体 |
| JP2004508616A (ja) * | 2000-06-20 | 2004-03-18 | テラスプリング・インコーポレーテッド | 拡張可能コンピューティングシステムの制御方法および装置 |
| KR100450868B1 (ko) * | 2000-08-03 | 2004-10-01 | 인터내셔널 비지네스 머신즈 코포레이션 | 자원 복구를 통한 최적의 시스템의 가용성을 위한 방법 |
| KR100487367B1 (ko) * | 2000-07-11 | 2005-05-03 | 엘지전자 주식회사 | Ｈｌｄｃ 버스를 사용하는 통신 노드 네트워크 |
| JP2008217191A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | 障害処理方法、プログラム及び情報処理装置 |
| US7461194B2 (en) | 2005-01-28 | 2008-12-02 | Fujitsu Limited | Apparatus for interconnecting a plurality of process nodes by serial bus |
| JP2014081819A (ja) * | 2012-10-17 | 2014-05-08 | Renesas Electronics Corp | 情報処理装置 |
| JP2017004554A (ja) * | 2016-08-24 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 情報処理装置 |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19637312A1 (de) * | 1996-09-12 | 1998-03-19 | Bosch Gmbh Robert | Verfahren zur Kontrolle der Verbindungen eines Übertragungssystems und Komponente zur Durchführung des Verfahrens |
| US6298376B1 (en) * | 1997-03-07 | 2001-10-02 | General Electric Company | Fault tolerant communication monitor for a master/slave system |
| JP3247330B2 (ja) * | 1997-12-25 | 2002-01-15 | 株式会社神戸製鋼所 | 複数プロセッサシステム |
| US6202067B1 (en) * | 1998-04-07 | 2001-03-13 | Lucent Technologies, Inc. | Method and apparatus for correct and complete transactions in a fault tolerant distributed database system |
| US6336185B1 (en) * | 1998-09-24 | 2002-01-01 | Phoenix Technologies Ltd. | Use of other processors during BIOS boot sequence to minimize boot time |
| US6601165B2 (en) * | 1999-03-26 | 2003-07-29 | Hewlett-Packard Company | Apparatus and method for implementing fault resilient booting in a multi-processor system by using a flush command to control resetting of the processors and isolating failed processors |
| US6779016B1 (en) | 1999-08-23 | 2004-08-17 | Terraspring, Inc. | Extensible computing system |
| US8234650B1 (en) | 1999-08-23 | 2012-07-31 | Oracle America, Inc. | Approach for allocating resources to an apparatus |
| US8179809B1 (en) | 1999-08-23 | 2012-05-15 | Oracle America, Inc. | Approach for allocating resources to an apparatus based on suspendable resource requirements |
| US6597956B1 (en) * | 1999-08-23 | 2003-07-22 | Terraspring, Inc. | Method and apparatus for controlling an extensible computing system |
| US8019870B1 (en) | 1999-08-23 | 2011-09-13 | Oracle America, Inc. | Approach for allocating resources to an apparatus based on alternative resource requirements |
| US8032634B1 (en) | 1999-08-23 | 2011-10-04 | Oracle America, Inc. | Approach for allocating resources to an apparatus based on resource requirements |
| US7703102B1 (en) | 1999-08-23 | 2010-04-20 | Oracle America, Inc. | Approach for allocating resources to an apparatus based on preemptable resource requirements |
| US7103647B2 (en) * | 1999-08-23 | 2006-09-05 | Terraspring, Inc. | Symbolic definition of a computer system |
| US7463648B1 (en) | 1999-08-23 | 2008-12-09 | Sun Microsystems, Inc. | Approach for allocating resources to an apparatus based on optional resource requirements |
| FR2798755B1 (fr) * | 1999-09-16 | 2001-11-02 | Bull Sa | Systeme d'administration pour machines multimodulaires multiprocesseurs |
| US7117397B1 (en) * | 1999-12-15 | 2006-10-03 | Fujitsu Limited | Apparatus and method for preventing an erroneous operation at the time of detection of a system failure |
| US7213167B1 (en) * | 2000-01-18 | 2007-05-01 | Verso Technologies, Inc. | Redundant state machines in network elements |
| US7093005B2 (en) * | 2000-02-11 | 2006-08-15 | Terraspring, Inc. | Graphical editor for defining and creating a computer system |
| US6714980B1 (en) | 2000-02-11 | 2004-03-30 | Terraspring, Inc. | Backup and restore of data associated with a host in a dynamically changing virtual server farm without involvement of a server that uses an associated storage device |
| US20020103889A1 (en) * | 2000-02-11 | 2002-08-01 | Thomas Markson | Virtual storage layer approach for dynamically associating computer storage with processing hosts |
| US7146233B2 (en) * | 2000-02-11 | 2006-12-05 | Sun Microsystems, Inc. | Request queue management |
| US7292897B2 (en) * | 2000-04-28 | 2007-11-06 | Hitachi, Ltd. | Multiplexing control system and multiplexing method therefor |
| US7530070B1 (en) * | 2000-08-10 | 2009-05-05 | Agere Systems Inc. | Dynamically configurable architecture for mixed data processing |
| US7113995B1 (en) | 2000-10-19 | 2006-09-26 | International Business Machines Corporation | Method and apparatus for reporting unauthorized attempts to access nodes in a network computing system |
| US6978300B1 (en) | 2000-10-19 | 2005-12-20 | International Business Machines Corporation | Method and apparatus to perform fabric management |
| US7099955B1 (en) | 2000-10-19 | 2006-08-29 | International Business Machines Corporation | End node partitioning using LMC for a system area network |
| US6990528B1 (en) | 2000-10-19 | 2006-01-24 | International Business Machines Corporation | System area network of end-to-end context via reliable datagram domains |
| US6941350B1 (en) * | 2000-10-19 | 2005-09-06 | International Business Machines Corporation | Method and apparatus for reliably choosing a master network manager during initialization of a network computing system |
| US7636772B1 (en) | 2000-10-19 | 2009-12-22 | International Business Machines Corporation | Method and apparatus for dynamic retention of system area network management information in non-volatile store |
| US20020073257A1 (en) * | 2000-12-07 | 2002-06-13 | Ibm Corporation | Transferring foreign protocols across a system area network |
| US20020080807A1 (en) * | 2000-12-22 | 2002-06-27 | Lind Carina Maria | Systems and methods for queue-responsible node designation and queue-handling in an IP network |
| US6891805B2 (en) * | 2001-02-06 | 2005-05-10 | Telephonics Corporation | Communications system |
| US6845467B1 (en) | 2001-02-13 | 2005-01-18 | Cisco Systems Canada Co. | System and method of operation of dual redundant controllers |
| US7631064B1 (en) | 2001-04-13 | 2009-12-08 | Sun Microsystems, Inc. | Method and apparatus for determining interconnections of network devices |
| US7228328B2 (en) * | 2001-05-31 | 2007-06-05 | Hewlett-Packard Development Company, L.P. | Multinode activation and termination method and system |
| US7389332B1 (en) | 2001-09-07 | 2008-06-17 | Cisco Technology, Inc. | Method and apparatus for supporting communications between nodes operating in a master-slave configuration |
| US7975016B2 (en) * | 2001-10-29 | 2011-07-05 | Oracle America, Inc. | Method to manage high availability equipments |
| US7421478B1 (en) | 2002-03-07 | 2008-09-02 | Cisco Technology, Inc. | Method and apparatus for exchanging heartbeat messages and configuration information between nodes operating in a master-slave configuration |
| US7017074B2 (en) * | 2002-03-12 | 2006-03-21 | Sun Microsystems, Inc. | System architecture providing redundant components to improve die yields and system reliability |
| US7373487B2 (en) * | 2002-04-10 | 2008-05-13 | Alps Electric Co., Ltd | Controller with fail-safe function |
| US7415535B1 (en) | 2002-04-22 | 2008-08-19 | Cisco Technology, Inc. | Virtual MAC address system and method |
| US7165258B1 (en) | 2002-04-22 | 2007-01-16 | Cisco Technology, Inc. | SCSI-based storage area network having a SCSI router that routes traffic between SCSI and IP networks |
| US7200610B1 (en) | 2002-04-22 | 2007-04-03 | Cisco Technology, Inc. | System and method for configuring fibre-channel devices |
| US7433952B1 (en) | 2002-04-22 | 2008-10-07 | Cisco Technology, Inc. | System and method for interconnecting a storage area network |
| US7587465B1 (en) * | 2002-04-22 | 2009-09-08 | Cisco Technology, Inc. | Method and apparatus for configuring nodes as masters or slaves |
| US7188194B1 (en) * | 2002-04-22 | 2007-03-06 | Cisco Technology, Inc. | Session-based target/LUN mapping for a storage area network and associated method |
| US7240098B1 (en) | 2002-05-09 | 2007-07-03 | Cisco Technology, Inc. | System, method, and software for a virtual host bus adapter in a storage-area network |
| US7580370B2 (en) | 2002-06-21 | 2009-08-25 | International Business Machines Corporation | Method and structure for autoconfiguration of network destinations |
| US7769839B2 (en) * | 2002-06-21 | 2010-08-03 | International Business Machines Corporation | Method and structure for autoconfiguration of overlay networks by automatic selection of a network designated router |
| US20040030881A1 (en) * | 2002-08-08 | 2004-02-12 | International Business Machines Corp. | Method, system, and computer program product for improved reboot capability |
| US7831736B1 (en) | 2003-02-27 | 2010-11-09 | Cisco Technology, Inc. | System and method for supporting VLANs in an iSCSI |
| US7295572B1 (en) | 2003-03-26 | 2007-11-13 | Cisco Technology, Inc. | Storage router and method for routing IP datagrams between data path processors using a fibre channel switch |
| US7904599B1 (en) | 2003-03-28 | 2011-03-08 | Cisco Technology, Inc. | Synchronization and auditing of zone configuration data in storage-area networks |
| US7433300B1 (en) | 2003-03-28 | 2008-10-07 | Cisco Technology, Inc. | Synchronization of configuration data in storage-area networks |
| US7526527B1 (en) | 2003-03-31 | 2009-04-28 | Cisco Technology, Inc. | Storage area network interconnect server |
| JP4196333B2 (ja) * | 2003-05-27 | 2008-12-17 | 日本電気株式会社 | 並列処理システム及び並列処理プログラム |
| US7451208B1 (en) | 2003-06-28 | 2008-11-11 | Cisco Technology, Inc. | Systems and methods for network address failover |
| US7512679B2 (en) * | 2003-08-29 | 2009-03-31 | International Business Machines Corporation | Apparatus and method to select a captain from a plurality of control nodes |
| US7734797B2 (en) * | 2004-03-29 | 2010-06-08 | Marvell International Ltd. | Inter-processor communication link with manageability port |
| US7624163B2 (en) * | 2004-10-21 | 2009-11-24 | Apple Inc. | Automatic configuration information generation for distributed computing environment |
| JP2007115223A (ja) * | 2005-09-20 | 2007-05-10 | Sharp Corp | プロセッサおよびマルチプロセッサ構成方法 |
| US7472266B2 (en) * | 2005-12-30 | 2008-12-30 | Intel Corporation | Fault resilient boot in multi-processor systems |
| US7526639B2 (en) * | 2006-02-13 | 2009-04-28 | International Business Machines Corporation | Method to enhance boot time using redundant service processors |
| US20070245120A1 (en) * | 2006-04-14 | 2007-10-18 | Chang Jung L | Multiple microcontroller system, instruction, and instruction execution method for the same |
| US8032791B2 (en) * | 2009-07-07 | 2011-10-04 | International Business Machines Corporation | Diagnosis of and response to failure at reset in a data processing system |
| EP2509263B1 (en) * | 2009-12-02 | 2016-08-10 | Toyota Jidosha Kabushiki Kaisha | Data communication network system |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT335202B (de) * | 1973-08-13 | 1977-02-25 | Ibm Oesterreich | Datenverarbeitungsanlage zur parallelen ausfuhrung von verarbeitungsoperationen |
| US4648035A (en) * | 1982-12-06 | 1987-03-03 | Digital Equipment Corporation | Address conversion unit for multiprocessor system |
| US4634110A (en) * | 1983-07-28 | 1987-01-06 | Harris Corporation | Fault detection and redundancy management system |
| GB8328396D0 (en) * | 1983-10-24 | 1983-11-23 | British Telecomm | Multiprocessor system |
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| JPH0778785B2 (ja) * | 1986-03-29 | 1995-08-23 | 株式会社東芝 | プロセッサ選択方法 |
| US4965717A (en) * | 1988-12-09 | 1990-10-23 | Tandem Computers Incorporated | Multiple processor system having shared memory with private-write capability |
| CA2027799A1 (en) * | 1989-11-03 | 1991-05-04 | David A. Miller | Method and apparatus for independently resetting processors and cache controllers in multiple processor systems |
| JPH0425962A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | マルチ中央処理装置による制御システム |
| JP2760363B2 (ja) * | 1990-11-14 | 1998-05-28 | 株式会社ピーエフユー | 初期化処理装置 |
| JPH04181438A (ja) * | 1990-11-16 | 1992-06-29 | Fujitsu Ltd | マルチプロセッサ制御方式 |
| US5257372A (en) * | 1990-12-19 | 1993-10-26 | Cray Research, Inc. | Methods for efficient distribution of parallel tasks to slave processes in a multiprocessing system |
| EP0591437B1 (en) * | 1991-06-26 | 1997-10-01 | AST RESEARCH, Inc. | Multiprocessor distributed initialization and self-test system |
| US5408647A (en) * | 1992-10-02 | 1995-04-18 | Compaq Computer Corporation | Automatic logical CPU assignment of physical CPUs |
| US5491788A (en) * | 1993-09-10 | 1996-02-13 | Compaq Computer Corp. | Method of booting a multiprocessor computer where execution is transferring from a first processor to a second processor based on the first processor having had a critical error |
| GB2290891B (en) * | 1994-06-29 | 1999-02-17 | Mitsubishi Electric Corp | Multiprocessor system |
-
1994
- 1994-01-28 JP JP6008482A patent/JPH07219913A/ja active Pending
-
1995
- 1995-01-24 GB GB9501336A patent/GB2286268B/en not_active Expired - Fee Related
-
1997
- 1997-12-19 US US08/995,000 patent/US5951683A/en not_active Expired - Fee Related
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09168283A (ja) * | 1995-12-14 | 1997-06-24 | Mitsubishi Electric Corp | インバータ装置 |
| JPH09218862A (ja) * | 1996-02-14 | 1997-08-19 | Nec Corp | マルチプロセッサシステム |
| JPH10207849A (ja) * | 1997-01-17 | 1998-08-07 | Nippon Telegr & Teleph Corp <Ntt> | 分散システムにおける高信頼化と負荷分散方法 |
| JPH1165868A (ja) * | 1997-08-26 | 1999-03-09 | Nec Corp | 冗長化起動方式 |
| JP2000347859A (ja) * | 1998-01-20 | 2000-12-15 | Internatl Business Mach Corp <Ibm> | パイプライン同期によりシステム・パフォーマンスを改善コンピュータ・システム |
| JP2000076216A (ja) * | 1998-09-02 | 2000-03-14 | Nec Corp | マルチプロセッサシステム及びそのプロセッサ二重化方法並びにその制御プログラムを記録した記録媒体 |
| JP2001014290A (ja) * | 1999-06-28 | 2001-01-19 | Fujitsu Ltd | マルチプロセッサシステム |
| JP2001155002A (ja) * | 1999-11-30 | 2001-06-08 | Ntt Comware Corp | 監視対象決定装置およびその記録媒体 |
| JP2004508616A (ja) * | 2000-06-20 | 2004-03-18 | テラスプリング・インコーポレーテッド | 拡張可能コンピューティングシステムの制御方法および装置 |
| JP4712279B2 (ja) * | 2000-06-20 | 2011-06-29 | テラスプリング・インコーポレーテッド | 拡張可能コンピューティングシステムの制御方法および装置 |
| KR100487367B1 (ko) * | 2000-07-11 | 2005-05-03 | 엘지전자 주식회사 | Ｈｌｄｃ 버스를 사용하는 통신 노드 네트워크 |
| KR100450868B1 (ko) * | 2000-08-03 | 2004-10-01 | 인터내셔널 비지네스 머신즈 코포레이션 | 자원 복구를 통한 최적의 시스템의 가용성을 위한 방법 |
| US7461194B2 (en) | 2005-01-28 | 2008-12-02 | Fujitsu Limited | Apparatus for interconnecting a plurality of process nodes by serial bus |
| JP2008217191A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | 障害処理方法、プログラム及び情報処理装置 |
| JP2014081819A (ja) * | 2012-10-17 | 2014-05-08 | Renesas Electronics Corp | 情報処理装置 |
| JP2017004554A (ja) * | 2016-08-24 | 2017-01-05 | ルネサスエレクトロニクス株式会社 | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2286268A (en) | 1995-08-09 |
| GB2286268B (en) | 1998-07-15 |
| GB9501336D0 (en) | 1995-03-15 |
| US5951683A (en) | 1999-09-14 |
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