JPH1027114A - エラー検出回路 - Google Patents

Abstract

(57)【要約】 【課題】拡張性に富み、高信頼性及び高効率なエラー検
出を可能とする。 【解決手段】バス構造を有する情報処理システムにおい
て、その共通バスに接続され、バスに出力されるデータ
のパリティのチェック及びバスに発行されるコマンドに
対する応答がない場合のバスタイムアウトエラーの検出
を行い、前記共通バス上の情報と、システムの初期化時
に設定されるアドレスマッブ情報からエラーとなる対象
を認識してそのエラー情報を記憶しておき、エラー発生
時にＣＰＵに対しての割り込み信号を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エラー検出回路に
関し、特にバス構造を有する情報処理システムのエラー
検出回路に関する。

【０００２】

【従来の技術】図５には、従来技術として、特開平４−
３０９１３７号公報に開示されているエラー検出回路が
示されている。図５において、ＣＰＵ１０１は、本シス
テムを制御する中央処理装置であり、メインメモリ１０
２に格納されているプログラムを実行する。メモリ制御
部１０３はメインメモリ１０２を制御する。リードオン
リーメモリ（以下ＲＯＭと称する）１０４は、電源ＯＮ
時に外部記憶媒体からメインメモリ１０２へデータ（ブ
ログラム）を転送するための立ち上げブログラムと、入
出力装置をコントロールするためのＢＩＯＳブログラム
を格納している。周辺メモリ１０５には、入出力装置の
データが格納されている。

【０００３】キャッシユメモリ１０６は、ブログラム実
行を早くするための小容量高速メモリであり、キャッシ
ユメモリ制御部１０７はキャッシュメモリ１０６を制御
する。パリティチェック部１０８は、各メモリとのデー
タ転送に伴うエラー検出を行う。割り込み制御部１０９
は、パリティチェック部１０８でのパリティエラー検出
時にＣＰＵ１０１に対して割り込みをかける。メインメ
モリチェック部１２２は、メインメモリ１０２からデー
タ出力時にメインメモリに固有のｎビットのチェックビ
ットを生成する。同様にＲ０Ｍチェック部１２３は、Ｒ
ＯＭ１０４の、周辺メモリチェック部１２４は周辺メモ
リ１０５の、そして、キャッシユメモリチェック部１２
１はキャッシュメモリ１０６のそれぞれのメモリに対応
したｎビットの固有のチェックビットを生成する。チェ
ックバス１３１は、各メモリのチェックビット転送専用
のバスであり、チェツクレジスタ１１０は、各チェック
ビットを格納する専用のレジスタである。

【０００４】図５を参照して従来のエラー検出回路の動
作を説明する。先ず、電源ＯＮ時にＲＯＭ１０４中の立
ち上げプログラムにより外部記憶媒体からメインメモリ
１０２にプログラムが格納される。ＣＰＵ１０１は、メ
インメモリ１０２中の通常ブログラム実行中に、Ｒ０Ｍ
４よりＢＩＯＳプログラムの一部をメインメモリ１０２
の該当番地にコピーし処理速度の向上を図る。又、プロ
グラム実行中キャッシユメモリ１０６には、メモリアド
レスの内最も最近リードされたアドレスのデータが格納
されている。

【０００５】ＣＰＵ１０１より特定アドレスに対してリ
ード命令が実行される場合、キャッシュメモリ１０６、
メインメモリ１０２、ＲＯＭ１０４、又は周辺メモリ１
０５の順でアクセスが行われ、この時、実際に該アドレ
スのリードが実行されたメモリ部におけるチェックビッ
トを生成するチェック部１２１、１２２、１２３、１２
４により、データのバスへの転送とともに該ビット情報
が生成され、専用のチェックバス１３１を介して直接チ
ェックビット専用のチェックレジスタ１１０に格納さ
れ、内容を更新する。ここで、それぞれメモリに対する
４つのチェック部１２１〜１２４は、例えば、チェック
ビットを２ビットのパターン、００、０１、１０、１１
の様に出力を固定し、又その出力制御をそれぞれのメモ
リ部の出力制御と共用することにより比較的簡単に構成
できる。

【０００６】リード命令実行時に、パリティチェック部
１０８によりデータ転送のエラーが検出された場合、Ｃ
ＰＵ１０１に割り込みがかけられ、ＣＰＵ１０１はチェ
ックレジスタ１１０の内容を照合することによりエラー
発生の原因となったメモリ部を特定する。

【０００７】

【発明が解決しようとする課題】以上のような従来のエ
ラー検出回路は、簡単なハードウエアの追加と、ソフト
ウエアの変更で、データ転送のエラ一発生時の対象メモ
リを特定させることができるが、次のような問題点を有
する。

【０００８】先ず、従来のエラー検出回路においては、
メモリ等のリードデータのパリティチェックのみを実施
対象としているので、エラー対象としてはデータ読み出
しの対象しかエラー検出できない。例えば、ＣＰＵから
メモリに対するライトデータが既にエラーの場合、各メ
モリ部にライトデータのパリティチェック機構が無けれ
ばそのデータがリードされるまでエラーは検出されな
い。したがって、それまでの処理に無駄が生じる可能性
がある。又、仮に各メモリ部にメモリライトデータのパ
リティチェック機構があったとしても、それぞれ各メモ
リ部に搭載する必要があり、同じ回路をそれぞれに搭載
するためシステム全体としてのハードウェア量が増大し
て非効率的である。

【０００９】更に、エラー発生時、エラー対象部のみの
情報しか残らないため、システムとしてその後のリカバ
リ動作の情報として、不足している。⇔

【００１０】また、システム拡張時を考慮すると、新た
にパリティエラーの対象装置を増設する場合、ハードウ
ェア量的には少ないがその都度追加する必要が出てく
る。すなわち、システム拡張時に固有ビット情報生成
部、専用バスの拡張等の追加が必要になる。

【００１１】そこで、本発明の目的は、拡張性に富み、
高信頼性及び高効率なエラー検出を可能とするエラー検
出回路を提供することにある。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め本発明によるエラー検出回路は、バス構造を有する情
報処理システムにおいて、その共通バスに接続され、バ
スに出力されるデータのパリティのチェック及びバスに
発行されるコマンドに対する応答がない場合のバスタイ
ムアウトエラーの検出を行い、前記共通バス上の情報
と、システムの初期化時に設定されるアドレスマッブ情
報からエラーとなる対象を認識してそのエラー情報を記
憶しておき、エラー発生時にＣＰＵに対しての割り込み
信号を発生するように構成される。ここで、前記エラー
情報は、エラー時のアドレス、データ、コマンド種類ま
たはエラー対象情報とされる。

【００１３】

【発明の実施の形態】次に、本発明のエラー検出回路の
実施の形態を説明する。本発明では、従来のエラー検出
回路のもつ上述の問題点を解決するために以下の構成を
備える。

【００１４】（１）バス上に出力される全てのデータ
（リード／ライト共）のパリティチェックを行うために
システムとしてバスに接続されるエラー検出装置を有す
る。バス上のエラーは全てこのエラー検出装置にて行わ
れる。エラー検出装置内には、パリティエラー検出部、
エラー対象認識部、エラー情報レジスタ、割り込み制御
部、及び、それら各部のタイミング制御とバスのＩ／Ｆ
制御を行う入出力制御部を有する。又エラー発生時に
は、ＣＰＵに対して割り込み制御を行う。

【００１５】（２）エラー時の情報として、エラー対象
認識部にシステムのアドレスマップ情報を格納してお
き、バス上の各バスマスタのバス使用許可と、アドレス
マップ情報によりエラー対象を認識する。そしてそのエ
ラー対象情報とエラー時のアドレス、データ、コマンド
をエラ一情報レジスタに記憶しておく。エラー発生後、
ＣＰＵはエラー情報レジスタをリードすることにより、
エラー時に詳細な情報を確認できる。

【００１６】（３）システム拡張を考慮して、本発明の
エラー検出装置は、バスのリソースを最大限活用し、
又、装置の増設に対しエラー対象認識のためのアドレス
マップ情報がＣＰＵから書き換え可能になっている。こ
れによりシステム拡張時のハードウエアの追加は不要で
ある。

【００１７】（４）エラー検出装置にはパリティチェッ
クにプラスしてバスタイムアウトエラーのチェック機構
も塔載される。これにより総合的なバスのエラー検出を
実現する。

【００１８】図１は本発明によるエラー検出回路の実施
形態を示す構成図である。図１において、バスマスタ１
は、中央処理装置（ＣＰＵ）である。バスマスタ２、及
び、バスマスタ３は本システムの共通バスの使用権を持
った装置である。メインメモリ４は、本システムの主記
憶装置であり、それぞれバス使用権を持ったバスマスタ
からアクセスされる。エラー検出装置５は、共通バス上
のエラーを監視する装置であり、共通バスに出力された
データのパリティエラー及びそれぞれのバスマスタから
のアクセスに対して、一定時間内に応答がない場合のバ
スタイムアウトエラーを検出し、バスマスタ１（ＣＰ
Ｕ）に割り込み信号１１を通知する。

【００１９】競合制御装置６（以下、アービタと称す
る）は、共通バスの使用者である、バスマスタ１（ＣＰ
Ｕ）、バスマスタ２、バスマスタ３のバス使用要求の調
停を行うものである。共通バスであるデータバス７は、
データ転送用のバスであり、リード動作及びライト動作
に関係なく、データバス７に出力されるデータには必ず
パリティビットが付与される。アドレスバス８は、アド
レス転送用のバスである。コマンド制御バス９は、メモ
リのリード／ライト及びその他共通バスに接続されてい
る装置内のレジスタ等のリード／ライトを制御するため
のリード信号、ライト信号とそれに対する応答信号とか
ら成る。競合制御バス１０は、共通バスのバス使用権の
調停を制御するためのもので、それぞれのバス使用対象
（ここではバスマスタ１（ＣＰＵ）、バスマスタ２、バ
スマスタ３を示す）から出力されるバス使用要求信号
と、アービタ６により調停され、バス使用権を許可され
たことを示すバス使用許可信号から成る。

【００２０】図２は図１におけるエラー検出装置５の詳
細ブロツク図である。図２において、入出力制御部２０
は、共通バスであるアドレスバス８からのアドレス及び
コマンド制御バス９からのリード信号３３、ライト信号
３４、応答信号３５をそれぞれ入力し、共通バスを通じ
エラー検出装置５内部のレジスタアクセスの場合におけ
る応答信号３５の出力制御と、データバス７へのデータ
入出力制御を行うためのデータ入出力制御信号３６と、
エラー情報レジスタ２６へエラー情報のセット、及び読
み出しするためのエラー情報制御信号３７と、パリティ
エラーのチェックタイミングを示すパリティチェック制
御信号３９、及びエラー対象認識都２５に対して本シス
テムのアドレスマッブ情報をセットするためのアドレス
マップ情報セット信号４０を制御し出力する。

【００２１】データバッファ２１は、入出力制御部２０
からのデータ入出力制御信号３６によりデータバス７か
らの入力データ及びエラー情報レジスタ２６からデータ
バス７に出力するデータの入出力方向を制御する。

【００２２】バスタイムアウトエラー検出部２２は、リ
ード信号３３、ライト信号３４、応答信号３５を入力
し、リード信号３３及びライト信号３４が入力されてか
らある一定期間以上たってもアクセス対象から応答信号
３５がない場合、バスタイムアウトエラーとしてバスタ
イムアウトエラー信号４１を出力する。

【００２３】パリティエラー検出部２３は、データバッ
ファ２１を介して入力されるデータバス７上のデータの
パリティチェックを、入出力制御部２１から出力される
パリティチェック制御信号３９のタイミングにより行
い、パリティエラーを検出した場合、パリティエラー信
号４２を出力する。

【００２４】割り込み制御部２４は、バスタイムアウト
エラー検出部２２及びパリティエラー検出部２３からそ
れぞれ出力されたバスタイムアウトエラー信号４１、パ
リティエラー信号４２を入力してバスマスタ１（ＣＰ
Ｕ）に対して割り込み信号１１を出力する。

【００２５】エラー対象認識部２５は、競合制御バス１
０からのバスマスタ１（ＣＰＵ）に対するバス使用許可
信号３０、バスマスタｂに対するバス使用許可信号３
１、バスマスタｃに対するバス使用許可信号３２と、ア
ドレスバス８からのアドレスと、コマンド制御バス９か
らのリード信号３３、ライト信号３４及び入出力制御部
２０からのアドレスマップ情報セット信号４０と、デー
タバッファ２１を介してデータバス７からのデータを入
力して、本システムのアドレスマッブ情報を記億してお
き、共通バス上のアクセスに対してのパリティエラー、
バスタイムアウトエラーの対象となる装置を認識する。
この認識は、パリティエラーの場合、ライト動作であれ
ばデータを出力するのはライト信号３４を発行するバス
マスタなので、競合制御バス１０のバス使用許可信号か
ら行うことができる。

【００２６】次に、リード動作であれば、データを出力
する対象はアドレスにて判断できるため、アドレスマッ
プ情報より認識可能である。バスタイムアウトエラーの
場合も、応答信号３５を返却する対象はアドレスマップ
情報から判断できる。

【００２７】以上の方法によりパリティエラー、バスタ
イムアウトエラーの対象装置を判断して、予め決められ
ている装置個別のコードをそれぞれのエラー種類の数
（ここでは２種額）エラー対象情報信号４３として出力
する。

【００２８】エラー情報レジスタ２６は、アドレスバス
８よりアドレス、データバス７よりデータ、コマンド制
御バスからのリード信号３３、ライト信号３４、そして
入出力制御部２０からエラー情報制御信号３７、バスタ
イムアウトエラー検出部２２からのバスタイムアウトエ
ラー信号４１と、パリティエラー検出部２３からのパリ
ティエラー信号４２及びエラー対象認識部２５からのエ
ラー対象情報信号４３をそれぞれ入力して、それぞれの
エラー時の、エラー対象、アドレス、データ、コマン
ド、エラー種類、そしてエラーの有無の情報を記憶して
おくレジスタであり、又、共通バス上のバスマスタから
のリード要求があった場合、入出力制御部２０からのエ
ラー情報制御信号３７により本エラーレジスタの内容を
データバッファ２０を介して共通バスであるデータバス
７へ出力することができる。

【００２９】図３は図２で示されるエラー情報レジスタ
２６に格納されるエラー情報の書式仕様を示す。

【００３０】図４は本システムのアドレスマップ情報で
ある。図の様にメインメモリ空間、及びバスマスタ１
（ＣＰＵ）、バスマスタ２、バスマスタ３、エラー検出
装置５のＩ／０空間に分割されている。

【００３１】次に本発明の実施形態の動作を説明する。
図１において、システムの電源投入後、バスマスタ１
（ＣＰＵ）は、初期設定としてエラー検出装置５に対し
て図４のアドレスマップ情報を共通バスを用いて設定す
る。共通バス上のライト動作により、エラー検出装置５
内部の入出力制御部２０は、アドレスバス８からのアド
レスと、コマンド制御バス９からのライト信号３４から
アドレスマップ情報の書き込み動作を認識して、アドレ
スマップ情報セット信号４０を有効にする。これを受け
たエラー対象認識部２５は、データバス７からのアドレ
スマップ情報を内部のレジスタに記憶させておく。ここ
で、アドレスマツプ情報とは、図４で示されるメインメ
モリ空間、及びバスマスタ１（ＣＰＵ）、バスマスタ
２、バスマスタ３、エラー検出装置の各Ｉ／０空間の上
限と下限のアドレスである。

【００３２】エラー検出の動作としては、例えば、バス
マスタ１（ＣＰＵ）がメインメモリ４に対してリード動
作を行った場合を考える。先ずバスマスタ１（ＣＰＵ）
は共通バスを使用するため競合制御バスにバス使用許可
信号を発行する。これはアービタ６で調停され、他にバ
ス使用要求が無ければバスマスタ１（ＣＰＵ）にバス使
用許可信号３０が返される。これによりバスマスタ１
（ＣＰＵ）はコマンド制御バス９にリード信号、アドレ
スバス８にアドレスを出力する。

【００３３】ここで、エラー検出装置５の動作として
は、先ずエラー対象認識部２５にてバスマスタ１（ＣＰ
Ｕ）のバス使用許可信号３０とアドレスバス８からのア
ドレスと、リード信号３３を認識してパリティエラーの
対象装置として、リード動作であることと、アドレスマ
ップ情報からメインメモリ４を対象として判断する。
又、バスタイムアウトエラーの対象として同じくアドレ
スマッブ情報からメインメモリ４と判断する。それによ
りエラー対象認識部２５は、パリティエラー、及びバス
タイムアウトエラーの対象としてメインメモリ４を示す
コードをエラー対象情報信号４３として出力する。

【００３４】次に、エラー情報レジスタ２６は、アドレ
スバス８からのアドレスと、リード信号３３を入出力制
御部２０からのエラー情報制御信号３７により情報とし
て記憶する。そして、メインメモリ４からリードデー
タ、応答信号３５がデータバス７、コマンド制御バス９
にそれぞれ出力されると、エラー検出装置５では、デー
タバッファ２１を介して入力されたデータをパリティエ
ラー検出部２３にて、入出力制御部２０からのパリティ
チェック制御信号３９によりパリティチェックを行い、
エラーがない場合はバリティエラー信号４２が出力され
ないので、エラー情報レジスタ２６では、図３で示され
るエラーＶＡＬｌＤフラグはセットされずに正常動作で
終了する。又、エラーがあった場合は、パリティエラー
検出部２３よりパリティエラー信号４２が出力され、エ
ラー情報レジスタ２６では前に記憶されたアドレス、リ
ード信号３３の情報に加え、更にデータ、エラー種類情
報（ここではパリティエラー）と、エラー対象認識部２
５からの、エラー対象情報信号４３によりパリティエラ
ー対象であるメインメモリ４のコード情報が記憶され、
同時にエラーＶＡＬｌＤフラグがセットされる。

【００３５】そして、割り込み制御部２４では、入力さ
れたパリティエラー信号４２により、割り込み信号１１
をバスマスタ１（ＣＰＵ）に出力する。これによりバス
マスタ１（ＣＰＵ）は割り込み処理を開始する。そこで
バスマスタ１（ＣＰＵ）はエラー検出装置５内のエラー
情報レジスタ２６をリードすることにより障害内容、装
置を認識することができる。また、このリード動作によ
りエラー情報レジスタ２６内のエラーＶＡＬｌＤフラグ
を入出力制御部２０からのエラー情報制御信号３７によ
りリセットする。

【００３６】バスタイムアウトエラーの場合には、前述
のメモリリード動作において、バスマスタ１（ＣＰＵ）
が発行したリード信号３３をトリガにしてバスタイムア
ウトエラー検出部２２にて、メインメモリ４からの応答
信号３５が帰ってくるまでの時間をカウントする。そこ
で、予め決められていた時間内に応答信号３５が帰って
こなければ、バスタイムアウトエラー信号４１を出力す
る。そして、それを受けたエラー情報レジスタは、前に
記憶されていたアドレス、リード信号３３の情報に加え
エラー情報種類（ここではバスタイムアウトエラー）
と、エラー対象認識部２５からのエラー認識信号４３に
よりバスタイムアウトエラー対象であるメインメモリ４
のコード情報が記憶され、同時にエラーＶＡＬｌＤフラ
グがセットされる。割り込み制御部２４では、バスタイ
ムアウトエラー信号４１により割り込み信号１１を有効
にする。その後の処理は、前述のパリティエラーと同様
である。

【００３７】次に、ライト動作時のパリティエラーの動
作を説明する。例えば、バスマスタ２からバスマスタ３
に対するライト動作を考える。先ず、バスマスタ２は競
合制御バス１０にバス使用要求信号を出力する。これは
アービタ６によって調停されバスマスタ２のバス使用許
可信号３１が有効となる。これを受け取ったバスマスタ
２はコマンド制御バス９にライト信号３４と、アドレス
バス８、データバス７にそれぞれアドレスとデータを出
力する。そしてエラー検出装置５では、エラー対象認識
部２５においてバスマスタ２のバス使用許可信号３１
と、アドレスバス８からのバスマスタ２が出力したアド
レスと、コマンド制御バス９からのライト信号３４を入
力して、パリティエラーの対象としてライト動作という
ことによりバス使用許可信号３１からバス使用者である
バスマスタ２と判断する。又、バスタイムアウトエラー
の対象として、アドレスとアドレスマップ情報を比較し
てバスマスタ３と判断する。そして、認識した対象のコ
ードをエラー対象情報信号３４として出力する。

【００３８】一方、パリティエラー検出部２３では、デ
ータバス７に出力された、バスマスタ２からバスマスタ
３に対するライトデータをデータバッファ２１を介して
入力し、入出力制御部２０からのパリティチェック制御
信号３９のタイミングでパリティチェックを行う。そし
てチェックの結果エラーの場合は、パリティエラー信号
４２を出力する。

【００３９】エラー情報レジスタ２６では、データバス
７に出力されたライトデータ、アドレスバス８上のアド
レス、及びコマンド制御バス９からのライト信号３４を
入力し、入出力制御部２０からのエラー情報制御信号３
７によりそれぞれ、アドレス、データ、ライト信号の各
情報を記憶しておく。そして前述したパリティエラー検
出部２３からのパリティエラー信号４２により、先ほど
の情報に加えて、エラー対象認識部２５からのエラー対
象情報信号４３のパリティエラー対象であるバスマスタ
２のコードを図３に示す書式で記憶し、同時にエラーｖ
ａｌｉｄフラグをたてる。

【００４０】一方、割り込み制御部２４では、パリティ
エラー信号４２によりバスマスタ１（ＣＰＵ）に対し
て、割り込み信号１１を出力する。以降の処理は前述し
たリード時のパリティエラーと同様である。

【００４１】

【発明の効果】以上説明したように、本発明のエラー検
出回路によれば、共通バスに発行される全てのデータの
チェック機能、及びバスタイムアウトエラーのチェック
機能と、エラー発生時の詳細なエラ一情報の収集機能、
又システム拡張時においては、ハードウェアの追加のい
らない優れたシステム拡張対応機能をバスに接続される
一つ装置により行うことで、拡張性に富んだ信頼性、効
率の高いエラー検出システムを実現できる。

【図面の簡単な説明】

【図１】本発明によるエラー検出回路の一実施の形態の
ブロック図である。

【図２】図１におけるエラー検出装置５の詳細ブロック
図である。

【図３】図２におけるエラー情報レジスタ２６の仕様を
示す図である。

【図４】本発明の実施形態におけるアドレスマッブを示
す図である。

【図５】従来のエラー検出回路のブロック図である。

【符号の説明】

１ バスマスタ（ＣＰＵ ２，３ バスマスタ ４ メインメモリ ５ エラー検出装置 ６ 競合制御装置 ７ データバス ８ アドレスバス ９ コマンド制御バス １０ 競合制御バス ２０ 入出力制御部 ２１ データバッファ ２２ バスタイムアウトエラー検出部 ２３ パリテイエラー検出部 ２４ 割り込み制御部 ２５ エラー対象認識部 ２６ エラー情報レジスタ １０１ ＣＰＵ １０２ バスマスタ １０３ メモリ制御部 １０４ ＲＯＭ １０５ 周辺メモリ １０６ キャッシュメモリ １０７ キャッシュメモリ制御部 １０８ パリティチェック部 １０９ 割り込み制御部 １１０ チェックレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】バス構造を有する情報処理システムにおい
   て、その共通バスに接続され、バスに出力されるデータ
   のパリティのチェック及びバスに発行されるコマンドに
   対する応答がない場合のバスタイムアウトエラーの検出
   を行い、前記共通バス上の情報と、システムの初期化時
   に設定されるアドレスマッブ情報からエラーとなる対象
   を認識してそのエラー情報を記憶しておき、エラー発生
   時にＣＰＵに対しての割り込み信号を発生することを特
   徴とするエラー検出回路。
2. 【請求項２】前記エラー情報は、エラー時のアドレス、
   データ、コマンド種類またはエラー対象情報である請求
   項１に記載のエラー検出回路。