JP3251830B2 - Ｐｃｉパリティ・エラーに応答する構成を有するｐｃｉ／ｉｓａブリッジ - Google Patents
Ｐｃｉパリティ・エラーに応答する構成を有するｐｃｉ／ｉｓａブリッジInfo
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- G06F13/40—Bus structure
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はデジタル・コンピュ
ータ・システムに関し、特にＰＣＩバス上におけるマス
タ／スレーブ・トランザクションに関する。
ータ・システムに関し、特にＰＣＩバス上におけるマス
タ／スレーブ・トランザクションに関する。
【０００２】
【従来の技術】コンピュータ・システムでは電子チップ
及び他のコンポーネントがバスにより互いに接続され
る。様々なコンポーネントがバスに接続され、バスに接
続される全ての装置間で相互通信が提供される。業界で
広く受入れられているバスの１つのタイプに、業界標準
アーキテクチャ（ＩＳＡ：industry standard architec
ture）・バスがある。ＩＳＡバスは２４本のメモリ・ア
ドレス信号線を有し、従って最大１６メガバイトのメモ
リをサポートする。ＩＳＡバスの広範に受け入れられた
ことによりＩＳＡバス上で使用されるように設計された
装置の割合が非常に高いものになった。しかしながら、
コンピュータ・システムにおいて一般に使用される高速
入出力装置では、より高速のバスを要求する。
及び他のコンポーネントがバスにより互いに接続され
る。様々なコンポーネントがバスに接続され、バスに接
続される全ての装置間で相互通信が提供される。業界で
広く受入れられているバスの１つのタイプに、業界標準
アーキテクチャ（ＩＳＡ：industry standard architec
ture）・バスがある。ＩＳＡバスは２４本のメモリ・ア
ドレス信号線を有し、従って最大１６メガバイトのメモ
リをサポートする。ＩＳＡバスの広範に受け入れられた
ことによりＩＳＡバス上で使用されるように設計された
装置の割合が非常に高いものになった。しかしながら、
コンピュータ・システムにおいて一般に使用される高速
入出力装置では、より高速のバスを要求する。
【０００３】プロセッサから任意の高速入出力装置へデ
ータを送受信する一般的な問題に対する解決策はローカ
ル・バスである。限られた帯域幅において比較的低速に
動作するＩＳＡバスと異なりローカル・バスはシステム
速度で通信し、データを３２ビット・ブロックで送信す
る。ローカル・バス・マシンは主システム・バスからメ
モリ、ディスプレイ及びディスク・ドライブなどの迅速
な応答を必要とするインタフェースを取り除く。業界で
広く受入れられている１つのこうしたローカル・バス
に、周辺コンポーネント相互接続（ＰＣＩ：peripheral
component interconnect）バスがある。ＰＣＩバスは
高速データ転送用の３２または６４ビット経路（pathwa
y）である。本来、ＰＣＩバスはＩＳＡバスに加えて提
供される並列データ路である。例えばシステム・プロセ
ッサ及びメモリはＰＣＩバスに直接接続される。グラフ
ィック・ディスプレイ・アダプタ、ディスク制御装置な
どの他の装置についても、ＰＣＩバスに直接的にまたは
間接的に（例えばホスト・ブリッジを介して）接続され
うる。
ータを送受信する一般的な問題に対する解決策はローカ
ル・バスである。限られた帯域幅において比較的低速に
動作するＩＳＡバスと異なりローカル・バスはシステム
速度で通信し、データを３２ビット・ブロックで送信す
る。ローカル・バス・マシンは主システム・バスからメ
モリ、ディスプレイ及びディスク・ドライブなどの迅速
な応答を必要とするインタフェースを取り除く。業界で
広く受入れられている１つのこうしたローカル・バス
に、周辺コンポーネント相互接続（ＰＣＩ：peripheral
component interconnect）バスがある。ＰＣＩバスは
高速データ転送用の３２または６４ビット経路（pathwa
y）である。本来、ＰＣＩバスはＩＳＡバスに加えて提
供される並列データ路である。例えばシステム・プロセ
ッサ及びメモリはＰＣＩバスに直接接続される。グラフ
ィック・ディスプレイ・アダプタ、ディスク制御装置な
どの他の装置についても、ＰＣＩバスに直接的にまたは
間接的に（例えばホスト・ブリッジを介して）接続され
うる。
【０００４】ＰＣＩバスとＩＳＡバスとの間の通信を提
供するために、ブリッジ・チップがこれらのバス間に提
供される。ブリッジ・チップは本来、ＩＳＡバス・サイ
クルをＰＣＩバス・サイクルに、またその逆の変換をす
る。
供するために、ブリッジ・チップがこれらのバス間に提
供される。ブリッジ・チップは本来、ＩＳＡバス・サイ
クルをＰＣＩバス・サイクルに、またその逆の変換をす
る。
【０００５】ＰＣＩバス及びＩＳＡバスに接続される多
くの装置が、バスまたは他の装置に関係無しに処理を実
行できるマスタ装置である。バスに接続される特定の装
置はスレーブまたはターゲットと見なされ、コマンドを
受諾し、マスタの要求に応答する。ＰＣＩ仕様で規定さ
れているＰＣＩプロトコルによれば、ＰＣＩスレーブは
そのスレーブとのトランザクションを要求するマスタに
対して、所定時間内に応答しなければならず、この所定
時間は例えばＰＣＩマスタがフレーム信号をアサートし
てから５クロックであったりする。
くの装置が、バスまたは他の装置に関係無しに処理を実
行できるマスタ装置である。バスに接続される特定の装
置はスレーブまたはターゲットと見なされ、コマンドを
受諾し、マスタの要求に応答する。ＰＣＩ仕様で規定さ
れているＰＣＩプロトコルによれば、ＰＣＩスレーブは
そのスレーブとのトランザクションを要求するマスタに
対して、所定時間内に応答しなければならず、この所定
時間は例えばＰＣＩマスタがフレーム信号をアサートし
てから５クロックであったりする。
【０００６】通常のＰＣＩトランザクションでは、ＰＣ
Ｉマスタはアドレス信号及びアドレス・パリティ情報と
共にフレーム信号（FRAME#）をアサートする。ＰＣＩバ
スに接続されるＰＣＩスレーブは、ＰＣＩバス上のフレ
ーム信号を検出した後にアドレスをデコードし、自身が
ＰＣＩマスタによりアドレス指定されているかどうかを
判断する。ＰＣＩスレーブが自身がマスタによりアドレ
ス指定されていると判断すると、このスレーブは装置選
択信号（DEVSEL#）をアサートしてサイクルを要求す
る。しかしながら同時に、スレーブはアドレス・パリテ
ィ情報をＰＣＩマスタによりアサートされるアドレスと
比較する。アドレス・パリティ・エラーがこのＰＣＩス
レーブにより検出されると、これはマスタ・アボートを
実行するか、装置選択信号（DEVSEL#）をアサート解除
し、停止信号（STOP#）をアサートすることによりター
ゲット・アボート（中止）を実行するか、或いはパリテ
ィ・エラーを無視することができる。ターゲット・アボ
ートは、たとえそのマスタが異なるスレーブとのトラン
ザクションの実行をもくろみ、その異なるスレーブがト
ランザクションに応答できる場合にもマスタ／スレーブ
・トランザクション・サイクルを終了する。
Ｉマスタはアドレス信号及びアドレス・パリティ情報と
共にフレーム信号（FRAME#）をアサートする。ＰＣＩバ
スに接続されるＰＣＩスレーブは、ＰＣＩバス上のフレ
ーム信号を検出した後にアドレスをデコードし、自身が
ＰＣＩマスタによりアドレス指定されているかどうかを
判断する。ＰＣＩスレーブが自身がマスタによりアドレ
ス指定されていると判断すると、このスレーブは装置選
択信号（DEVSEL#）をアサートしてサイクルを要求す
る。しかしながら同時に、スレーブはアドレス・パリテ
ィ情報をＰＣＩマスタによりアサートされるアドレスと
比較する。アドレス・パリティ・エラーがこのＰＣＩス
レーブにより検出されると、これはマスタ・アボートを
実行するか、装置選択信号（DEVSEL#）をアサート解除
し、停止信号（STOP#）をアサートすることによりター
ゲット・アボート（中止）を実行するか、或いはパリテ
ィ・エラーを無視することができる。ターゲット・アボ
ートは、たとえそのマスタが異なるスレーブとのトラン
ザクションの実行をもくろみ、その異なるスレーブがト
ランザクションに応答できる場合にもマスタ／スレーブ
・トランザクション・サイクルを終了する。
【０００７】ＰＣＩマスタもまたマスタ・アボート（中
止）を実行でき、ＰＣＩマスタによるFRAME#信号のアサ
ート後、ＰＣＩスレーブから所定時間内に装置選択信号
（DEVSEL#）を受信し損なうとマスタ・アボートを実行
する。所定時間は例えばFRAME#信号のアサート後、５ク
ロック・サイクルであったりする。装置選択信号（DEVS
EL#）の受信失敗はどのＰＣＩスレーブもサイクルを要
求しなかったことを示し、ＰＣＩマスタはマスタ／スレ
ーブ・トランザクション・サイクルを効果的に終了す
る。
止）を実行でき、ＰＣＩマスタによるFRAME#信号のアサ
ート後、ＰＣＩスレーブから所定時間内に装置選択信号
（DEVSEL#）を受信し損なうとマスタ・アボートを実行
する。所定時間は例えばFRAME#信号のアサート後、５ク
ロック・サイクルであったりする。装置選択信号（DEVS
EL#）の受信失敗はどのＰＣＩスレーブもサイクルを要
求しなかったことを示し、ＰＣＩマスタはマスタ／スレ
ーブ・トランザクション・サイクルを効果的に終了す
る。
【０００８】ＰＣＩバスとＩＳＡバスとの間をインタフ
ェースするブリッジ・チップは、ＰＣＩスレーブとして
動作する要素を含むように構成される。しかしながら、
こうした構成における問題は、ブリッジ・チップ上のＰ
ＣＩスレーブがＰＣＩバス上のFRAME#信号に、ＰＣＩバ
スのプロトコルにより定義される時間制限内に応答しな
ければならないことである。このことは、ブリッジ・チ
ップが比較的低速のチップの場合には特に問題となる。
ＰＣＩマスタに対する応答を指定時間内に提供するため
にブリッジ・チップ内のＰＣＩスレーブは、FRAME#信号
を受信後のクロック・サイクル内に装置選択信号をアサ
ートすることにより、高速ＰＣＩ装置として応答しなけ
ればならない。ブリッジ・チップは続くサイクルにおい
て装置選択信号（DEVSEL#）をＰＣＩバス及びＰＣＩマ
スタにアサートする。装置選択信号（DEVSEL#）がＰＣ
Ｉスレーブによりアサートされるとマスタ・アボート終
了は可能ではなくなり、ターゲット・アボートだけが可
能となる。
ェースするブリッジ・チップは、ＰＣＩスレーブとして
動作する要素を含むように構成される。しかしながら、
こうした構成における問題は、ブリッジ・チップ上のＰ
ＣＩスレーブがＰＣＩバス上のFRAME#信号に、ＰＣＩバ
スのプロトコルにより定義される時間制限内に応答しな
ければならないことである。このことは、ブリッジ・チ
ップが比較的低速のチップの場合には特に問題となる。
ＰＣＩマスタに対する応答を指定時間内に提供するため
にブリッジ・チップ内のＰＣＩスレーブは、FRAME#信号
を受信後のクロック・サイクル内に装置選択信号をアサ
ートすることにより、高速ＰＣＩ装置として応答しなけ
ればならない。ブリッジ・チップは続くサイクルにおい
て装置選択信号（DEVSEL#）をＰＣＩバス及びＰＣＩマ
スタにアサートする。装置選択信号（DEVSEL#）がＰＣ
Ｉスレーブによりアサートされるとマスタ・アボート終
了は可能ではなくなり、ターゲット・アボートだけが可
能となる。
【０００９】しかしながらパリティ・エラーにより、ブ
リッジ・チップ内のＰＣＩスレーブがマスタ／スレーブ
・トランザクションにおけるＰＣＩマスタの目的のター
ゲットでないことは有りうる。こうしたケースではター
ゲット・アボートは不適切である。なぜならマスタ／ス
レーブ・トランザクションが別のスレーブに対して意味
され、そのスレーブがアドレスを要求するであろうから
である。ブリッジは従って、ＰＣＩマスタにより提供さ
れるアドレスとアドレス・パリティ情報とにより、アド
レス・パリティ・エラー・チェックを実行する。もしブ
リッジがアドレス・パリティ・エラーが存在すると判断
すると、これはアドレス・パリティ・エラー信号をブリ
ッジ内のＰＣＩスレーブに提供する。しかしながら、Ｐ
ＣＩプロトコルにより要求される高速応答のために、Ｐ
ＣＩスレーブはブリッジがアドレス・パリティ・エラー
をチェックし、アドレス・パリティ・エラー信号をブリ
ッジ上のそのＰＣＩスレーブに生成する以前のある時間
内に、装置選択信号（DEVSEL#）をアサートする必要が
ある。従って装置選択信号（DEVSEL#）をＰＣＩスレー
ブにより内部的にアサートする要求によりジレンマが生
じる。すなわちＰＣＩトランザクションにおいて、応答
が所定時間内にマスタに対して生成されなければならな
い一方で、別のスレーブが目的のターゲットである可能
性によりブリッジ内のＰＣＩスレーブがＰＣＩバス上に
ターゲット・アボートを生成することを回避しなければ
ならない。
リッジ・チップ内のＰＣＩスレーブがマスタ／スレーブ
・トランザクションにおけるＰＣＩマスタの目的のター
ゲットでないことは有りうる。こうしたケースではター
ゲット・アボートは不適切である。なぜならマスタ／ス
レーブ・トランザクションが別のスレーブに対して意味
され、そのスレーブがアドレスを要求するであろうから
である。ブリッジは従って、ＰＣＩマスタにより提供さ
れるアドレスとアドレス・パリティ情報とにより、アド
レス・パリティ・エラー・チェックを実行する。もしブ
リッジがアドレス・パリティ・エラーが存在すると判断
すると、これはアドレス・パリティ・エラー信号をブリ
ッジ内のＰＣＩスレーブに提供する。しかしながら、Ｐ
ＣＩプロトコルにより要求される高速応答のために、Ｐ
ＣＩスレーブはブリッジがアドレス・パリティ・エラー
をチェックし、アドレス・パリティ・エラー信号をブリ
ッジ上のそのＰＣＩスレーブに生成する以前のある時間
内に、装置選択信号（DEVSEL#）をアサートする必要が
ある。従って装置選択信号（DEVSEL#）をＰＣＩスレー
ブにより内部的にアサートする要求によりジレンマが生
じる。すなわちＰＣＩトランザクションにおいて、応答
が所定時間内にマスタに対して生成されなければならな
い一方で、別のスレーブが目的のターゲットである可能
性によりブリッジ内のＰＣＩスレーブがＰＣＩバス上に
ターゲット・アボートを生成することを回避しなければ
ならない。
【００１０】
【発明が解決しようとする課題】従ってアドレス・パリ
ティ・エラーに応答して、ＰＣＩバス上にターゲット・
アボートを生成することを要求すること無く、ＰＣＩマ
スタによりアサートされるフレーム信号に所定時間内に
応答するＰＣＩスレーブを有するＰＣＩブリッジを用い
る方法及びシステムが求められる。
ティ・エラーに応答して、ＰＣＩバス上にターゲット・
アボートを生成することを要求すること無く、ＰＣＩマ
スタによりアサートされるフレーム信号に所定時間内に
応答するＰＣＩスレーブを有するＰＣＩブリッジを用い
る方法及びシステムが求められる。
【００１１】
【課題を解決するための手段】これらのニーズが本発明
の第１の態様により達成され、そこでは第１及び第２の
バス、並びに第１のバスに接続されるマスタを有するコ
ンピュータ・システムのバス間をインタフェースするブ
リッジが提供される。マスタが第１のバス上にアドレス
及びアドレス・パリティ情報をアサートし、このバス上
でマスタ／スレーブ・トランザクションを開始する。ブ
リッジはアドレス及びアドレス・パリティ情報を比較
し、アドレス・パリティ・エラーが存在するときにアド
レス・パリティ・エラー信号を生成する論理回路を含
む。ブリッジ内のスレーブがアドレス・パリティ・エラ
ー信号を受信し、それに応答してターゲット・アボート
信号を生成する。ブリッジはまたターゲット・アボート
信号が第１のバスに転送されるのを阻止する論理回路を
有する。
の第１の態様により達成され、そこでは第１及び第２の
バス、並びに第１のバスに接続されるマスタを有するコ
ンピュータ・システムのバス間をインタフェースするブ
リッジが提供される。マスタが第１のバス上にアドレス
及びアドレス・パリティ情報をアサートし、このバス上
でマスタ／スレーブ・トランザクションを開始する。ブ
リッジはアドレス及びアドレス・パリティ情報を比較
し、アドレス・パリティ・エラーが存在するときにアド
レス・パリティ・エラー信号を生成する論理回路を含
む。ブリッジ内のスレーブがアドレス・パリティ・エラ
ー信号を受信し、それに応答してターゲット・アボート
信号を生成する。ブリッジはまたターゲット・アボート
信号が第１のバスに転送されるのを阻止する論理回路を
有する。
【００１２】上述のニーズは本発明の別の態様によって
も達成され、そこでは第１及び第２のバス、並びに第１
のバスに接続されるマスタを含むコンピュータ・システ
ムが提供される。マスタがアドレス及びパリティ情報を
バス上にアサートし、第１のバス上でマスタ／スレーブ
・トランザクションを開始する。ブリッジが第１及び第
２のバス間に接続される。このブリッジはアドレス及び
アドレス・パリティ情報を比較し、アドレス・パリティ
・エラーが存在するときにアドレス・パリティ・エラー
信号を生成する論理回路を含む。ブリッジは更にアドレ
ス・パリティ・エラー信号を受信し、それに応答してタ
ーゲット・アボート信号を生成するスレーブと、ターゲ
ット・アボート信号が第１のバスに転送されるのを阻止
する論理回路とを含む。
も達成され、そこでは第１及び第２のバス、並びに第１
のバスに接続されるマスタを含むコンピュータ・システ
ムが提供される。マスタがアドレス及びパリティ情報を
バス上にアサートし、第１のバス上でマスタ／スレーブ
・トランザクションを開始する。ブリッジが第１及び第
２のバス間に接続される。このブリッジはアドレス及び
アドレス・パリティ情報を比較し、アドレス・パリティ
・エラーが存在するときにアドレス・パリティ・エラー
信号を生成する論理回路を含む。ブリッジは更にアドレ
ス・パリティ・エラー信号を受信し、それに応答してタ
ーゲット・アボート信号を生成するスレーブと、ターゲ
ット・アボート信号が第１のバスに転送されるのを阻止
する論理回路とを含む。
【００１３】好適な実施例では、第１のバスがＰＣＩバ
スであり、マスタがＰＣＩマスタであり、スレーブがＰ
ＣＩスレーブである。
スであり、マスタがＰＣＩマスタであり、スレーブがＰ
ＣＩスレーブである。
【００１４】本発明は、ブリッジ内のＰＣＩスレーブが
ＰＣＩバス・プロトコルにより指定される時間内に応答
することを可能にする。なぜならブリッジがアドレス・
パリティ・エラーが存在するかどうかを判断し、アドレ
ス・パリティ・エラーが存在する場合、同時にターゲッ
ト・アボート信号（装置選択信号及び停止信号）がブリ
ッジ・チップから転送されるのを阻止するからである。
ＰＣＩバス・プロトコルにより指定される時間内に応答
することを可能にする。なぜならブリッジがアドレス・
パリティ・エラーが存在するかどうかを判断し、アドレ
ス・パリティ・エラーが存在する場合、同時にターゲッ
ト・アボート信号（装置選択信号及び停止信号）がブリ
ッジ・チップから転送されるのを阻止するからである。
【００１５】本発明の上述の目的、特徴、態様及び利点
が、後述の本発明の実施の形態から明らかとなろう。
が、後述の本発明の実施の形態から明らかとなろう。
【００１６】
【発明の実施の形態】図１を参照すると、本発明が特に
有用な環境の従来のコンピュータまたはＰＣが参照番号
１０で示される。コンピュータ１０は好適にはＩＢＭパ
ーソナル・コンピュータまたは類似のシステムを用いる
タイプであるが、それに限るものではなくコンソール・
ハウジング１２を含む。ハウジング１２内にはマイクロ
プロセッサやＢＩＯＳチップなどの必要な回路を含む回
路ボード、制御装置、ランダム・アクセス・メモリ（Ｒ
ＡＭ）及び他のハードウェアが配置される。コンピュー
タ１０は更にビデオ・ディスプレイ１４、及びケーブル
１８によりハウジング１２に接続されるキーボード１６
を含む。大容量記憶媒体にはユーザがアクセスできない
ハウジング（筐体）内のハード・ディスク・ドライブ、
及びユーザがアクセス可能なフロッピー・ディスク、そ
の他オプションのＣＤ−ＲＯＭドライブ２０及び２２が
含まれる。
有用な環境の従来のコンピュータまたはＰＣが参照番号
１０で示される。コンピュータ１０は好適にはＩＢＭパ
ーソナル・コンピュータまたは類似のシステムを用いる
タイプであるが、それに限るものではなくコンソール・
ハウジング１２を含む。ハウジング１２内にはマイクロ
プロセッサやＢＩＯＳチップなどの必要な回路を含む回
路ボード、制御装置、ランダム・アクセス・メモリ（Ｒ
ＡＭ）及び他のハードウェアが配置される。コンピュー
タ１０は更にビデオ・ディスプレイ１４、及びケーブル
１８によりハウジング１２に接続されるキーボード１６
を含む。大容量記憶媒体にはユーザがアクセスできない
ハウジング（筐体）内のハード・ディスク・ドライブ、
及びユーザがアクセス可能なフロッピー・ディスク、そ
の他オプションのＣＤ−ＲＯＭドライブ２０及び２２が
含まれる。
【００１７】図２は、本発明の態様により構成されるコ
ンピュータ・システムのブロック図である。システムは
ＰＣＩバス３０、ＩＳＡバス３２、及び複数のＩＳＡマ
スタ３６及びＩＳＡスレーブ３８を含む。複数のＰＣＩ
メモリ・スレーブ４０がＰＣＩバス３０に接続される。
ンピュータ・システムのブロック図である。システムは
ＰＣＩバス３０、ＩＳＡバス３２、及び複数のＩＳＡマ
スタ３６及びＩＳＡスレーブ３８を含む。複数のＰＣＩ
メモリ・スレーブ４０がＰＣＩバス３０に接続される。
【００１８】ブリッジ・チップ３４は、ＩＳＡバス３２
とシステム・バス４４との間に接続されるＩＳＡインタ
フェース４１を含む。ＰＣＩインタフェース４６はＰＣ
Ｉバス３０とシステム・バス４４との間に提供される。
ブリッジ・チップ３４は更にＤＭＡ制御装置５０、プロ
グラマブルＩ／Ｏ（ＰＩＯ）レジスタ５２及び後述のア
ドレス・パリティ・エラー及びＰＣＩ信号生成論理回路
６０を含む。ＤＭＡ制御装置５０はＩＳＡバス３２に接
続される。ブリッジ・チップ３４はＰＣＩバス３０とＩ
ＳＡバス３２との間のインタフェースを提供する。
とシステム・バス４４との間に接続されるＩＳＡインタ
フェース４１を含む。ＰＣＩインタフェース４６はＰＣ
Ｉバス３０とシステム・バス４４との間に提供される。
ブリッジ・チップ３４は更にＤＭＡ制御装置５０、プロ
グラマブルＩ／Ｏ（ＰＩＯ）レジスタ５２及び後述のア
ドレス・パリティ・エラー及びＰＣＩ信号生成論理回路
６０を含む。ＤＭＡ制御装置５０はＩＳＡバス３２に接
続される。ブリッジ・チップ３４はＰＣＩバス３０とＩ
ＳＡバス３２との間のインタフェースを提供する。
【００１９】ブリッジ・チップ３４内のＩＳＡバス・イ
ンタフェース４１はＩＳＡバス・サイクルをブリッジ・
チップ３４にとって有用なシステム・バス・サイクルに
変換する。ＰＣＩバス・インタフェース４６はＰＣＩバ
ス３０からのＰＣＩバス・サイクルを、ブリッジ・チッ
プ３４にとって有用なシステム・バス・サイクルに変換
する。ＤＭＡ制御装置５０はシステム内のメモリ・アク
セスのＤＭＡ制御を制御する。ＤＭＡ制御装置５０は複
数の別々のＤＭＡチャネルを提供し、それらのチャネル
上を個々のＩＳＡマスタ３６に関連するメモリ・アクセ
スがそれぞれ伝達される。
ンタフェース４１はＩＳＡバス・サイクルをブリッジ・
チップ３４にとって有用なシステム・バス・サイクルに
変換する。ＰＣＩバス・インタフェース４６はＰＣＩバ
ス３０からのＰＣＩバス・サイクルを、ブリッジ・チッ
プ３４にとって有用なシステム・バス・サイクルに変換
する。ＤＭＡ制御装置５０はシステム内のメモリ・アク
セスのＤＭＡ制御を制御する。ＤＭＡ制御装置５０は複
数の別々のＤＭＡチャネルを提供し、それらのチャネル
上を個々のＩＳＡマスタ３６に関連するメモリ・アクセ
スがそれぞれ伝達される。
【００２０】ＤＭＡ制御装置５０はＩＳＡバス３２上の
バス・マスタとして動作するので、ＤＭＡ制御装置５０
またはＩＳＡバス・マスタ３６のいずれかが転送サイク
ルを生成する。ＩＳＡマスタ３６及びＤＭＡ制御装置５
０の両者は、ＩＳＡバス３２またはＰＣＩバス３０上に
配置されるいずれのメモリもアクセスすることができ
る。しかしながら、後述の説明の都合上、ここではＩＳ
Ａバス・マスタ３６が転送サイクルを生成するものとす
る。これが発生するとＤＭＡ制御装置５０はアービトレ
ーション装置として動作する。
バス・マスタとして動作するので、ＤＭＡ制御装置５０
またはＩＳＡバス・マスタ３６のいずれかが転送サイク
ルを生成する。ＩＳＡマスタ３６及びＤＭＡ制御装置５
０の両者は、ＩＳＡバス３２またはＰＣＩバス３０上に
配置されるいずれのメモリもアクセスすることができ
る。しかしながら、後述の説明の都合上、ここではＩＳ
Ａバス・マスタ３６が転送サイクルを生成するものとす
る。これが発生するとＤＭＡ制御装置５０はアービトレ
ーション装置として動作する。
【００２１】図３は、図２のシステムのブリッジ・チッ
プ３４内のアドレス・パリティ・エラー及びＰＣＩ信号
生成論理回路６０のブロック図である。この例では、論
理回路６０は複数のＰＣＩスレーブ６２を含み、これら
は内部ラッチ化ＰＣＩバス６３に接続される。内部ＰＣ
Ｉ入出力ラッチ及びＰＣＩインタフェース論理回路６４
（以降では"ＰＣＩラッチ及びインタフェース論理回路
６４"として参照する）が、ＰＣＩバス３０と内部ラッ
チ化ＰＣＩバス６３との間に接続される。ＰＣＩラッチ
及びインタフェース論理回路６４はＰＣＩバス３０及び
内部ラッチ化ＰＣＩバス６３から信号を受信し、これら
の信号をラッチしてブリッジ３４及び論理回路６０によ
り使用されるようにする。ここでラッチの必要性は、Ｐ
ＣＩバス３０は高速に動作するが、低速技術で実現され
るＰＣＩスレーブ６２は非ラッチ化信号によっては確実
に動作できないことによる。
プ３４内のアドレス・パリティ・エラー及びＰＣＩ信号
生成論理回路６０のブロック図である。この例では、論
理回路６０は複数のＰＣＩスレーブ６２を含み、これら
は内部ラッチ化ＰＣＩバス６３に接続される。内部ＰＣ
Ｉ入出力ラッチ及びＰＣＩインタフェース論理回路６４
（以降では"ＰＣＩラッチ及びインタフェース論理回路
６４"として参照する）が、ＰＣＩバス３０と内部ラッ
チ化ＰＣＩバス６３との間に接続される。ＰＣＩラッチ
及びインタフェース論理回路６４はＰＣＩバス３０及び
内部ラッチ化ＰＣＩバス６３から信号を受信し、これら
の信号をラッチしてブリッジ３４及び論理回路６０によ
り使用されるようにする。ここでラッチの必要性は、Ｐ
ＣＩバス３０は高速に動作するが、低速技術で実現され
るＰＣＩスレーブ６２は非ラッチ化信号によっては確実
に動作できないことによる。
【００２２】ＰＣＩラッチ及びインタフェース論理回路
６４はＰＣＩバス３０からアドレス信号、フレーム信号
（FRAME#）、IRDY#（イニシエータ・レディ）信号を受
信する。論理回路６４は装置選択信号（DEVSEL#）、停
止信号（STOP#）及びターゲット・レディ信号（TRDY#）
を送信する。これらの各信号のラッチ化バージョンが、
内部ラッチ化ＰＣＩバス６３上に現れる。
６４はＰＣＩバス３０からアドレス信号、フレーム信号
（FRAME#）、IRDY#（イニシエータ・レディ）信号を受
信する。論理回路６４は装置選択信号（DEVSEL#）、停
止信号（STOP#）及びターゲット・レディ信号（TRDY#）
を送信する。これらの各信号のラッチ化バージョンが、
内部ラッチ化ＰＣＩバス６３上に現れる。
【００２３】ＰＣＩバス３０からのアドレスはアドレス
・パリティ発生器及びチェック論理回路６６によっても
受信される。非ラッチ化アドレスに加え、アドレス・パ
リティ発生器及びチェック論理回路６６（以降では"チ
ェック論理回路６６"として参照する）は、ＰＣＩバス
３０から非ラッチ化パリティ情報を受信する。非ラッチ
化アドレス・パリティ情報及びアドレスが比較され、エ
ラーが存在するとチェック論理６６が内部ブリッジ・ア
ドレス・エラー信号（PIB_ADD_ERR）のレベルを変更す
る。この信号は別のラッチ６８でラッチされ、ＰＣＩス
レーブ６２にとって使用可能になる。
・パリティ発生器及びチェック論理回路６６によっても
受信される。非ラッチ化アドレスに加え、アドレス・パ
リティ発生器及びチェック論理回路６６（以降では"チ
ェック論理回路６６"として参照する）は、ＰＣＩバス
３０から非ラッチ化パリティ情報を受信する。非ラッチ
化アドレス・パリティ情報及びアドレスが比較され、エ
ラーが存在するとチェック論理６６が内部ブリッジ・ア
ドレス・エラー信号（PIB_ADD_ERR）のレベルを変更す
る。この信号は別のラッチ６８でラッチされ、ＰＣＩス
レーブ６２にとって使用可能になる。
【００２４】アドレス・パリティ・エラー及びＰＣＩ信
号生成論理回路６０の基本動作、特にアドレス・パリテ
ィ・エラー応答に関して、タイミング図を参照しながら
次に述べることにする。
号生成論理回路６０の基本動作、特にアドレス・パリテ
ィ・エラー応答に関して、タイミング図を参照しながら
次に述べることにする。
【００２５】ＰＣＩマスタ４２が、ＰＣＩスレーブ６２
の１つとマスタ／スレーブ・トランザクションを実行し
たい場合、ＰＣＩマスタ４２はFRAME#、アドレス及びア
ドレス・パリティ情報をＰＣＩバス３０上にアサートす
る。ブリッジ３４上のアドレス・パリティ・エラー及び
ＰＣＩ信号生成論理回路６０は、内部ＰＣＩラッチ及び
インタフェース論理回路６４においてFRAME#及びアドレ
ス情報を受信し、ここでこれらの信号がラッチされ、ブ
リッジ・チップ３４において使用可能になる。ラッチさ
れたFRAME#及びアドレス信号は、内部ＰＣＩバス６３上
に出力され、ＰＣＩスレーブ６２にとって使用可能にな
る。ＰＣＩスレーブ６２はラッチ化アドレスをデコード
し、特定のＰＣＩスレーブ６２がＰＣＩマスタ４２に応
答すべきかどうかを判断する。デコード結果がＰＣＩス
レーブ６２の１つに該当するこの特定のＰＣＩスレーブ
６２が応答すべきことを示すと、このＰＣＩスレーブ６
２は装置選択信号（DEVSEL#）を内部ラッチ化ＰＣＩバ
ス６３上にアサートする。内部ＰＣＩラッチ及びインタ
フェース論理回路６４は、装置選択信号（DEVSEL#）を
ＰＣＩバス３０上にアサートし、この信号がＰＣＩマス
タ４２により受信される。この時、IRDY#及びTRDY#の両
方がアサートされていると、特定のトランザクションが
次に実行される。
の１つとマスタ／スレーブ・トランザクションを実行し
たい場合、ＰＣＩマスタ４２はFRAME#、アドレス及びア
ドレス・パリティ情報をＰＣＩバス３０上にアサートす
る。ブリッジ３４上のアドレス・パリティ・エラー及び
ＰＣＩ信号生成論理回路６０は、内部ＰＣＩラッチ及び
インタフェース論理回路６４においてFRAME#及びアドレ
ス情報を受信し、ここでこれらの信号がラッチされ、ブ
リッジ・チップ３４において使用可能になる。ラッチさ
れたFRAME#及びアドレス信号は、内部ＰＣＩバス６３上
に出力され、ＰＣＩスレーブ６２にとって使用可能にな
る。ＰＣＩスレーブ６２はラッチ化アドレスをデコード
し、特定のＰＣＩスレーブ６２がＰＣＩマスタ４２に応
答すべきかどうかを判断する。デコード結果がＰＣＩス
レーブ６２の１つに該当するこの特定のＰＣＩスレーブ
６２が応答すべきことを示すと、このＰＣＩスレーブ６
２は装置選択信号（DEVSEL#）を内部ラッチ化ＰＣＩバ
ス６３上にアサートする。内部ＰＣＩラッチ及びインタ
フェース論理回路６４は、装置選択信号（DEVSEL#）を
ＰＣＩバス３０上にアサートし、この信号がＰＣＩマス
タ４２により受信される。この時、IRDY#及びTRDY#の両
方がアサートされていると、特定のトランザクションが
次に実行される。
【００２６】上述の全ての動作説明は、アドレス及びア
ドレス・パリティ情報のチェック結果がアドレス・パリ
ティ・エラー信号を生成しない場合を仮定する。このチ
ェックはアドレスがＰＣＩスレーブ６２によりデコード
されるのと同時に実行される。
ドレス・パリティ情報のチェック結果がアドレス・パリ
ティ・エラー信号を生成しない場合を仮定する。このチ
ェックはアドレスがＰＣＩスレーブ６２によりデコード
されるのと同時に実行される。
【００２７】しかしながら、ここでチェック論理回路６
６により実行されるアドレス・パリティ情報チェック
が、アドレス・パリティ・エラーが存在することを示す
と仮定しよう。また、ＰＣＩスレーブ６２の１つがDEVS
EL#をアサートすることにより、アドレスを要求したと
仮定する。チェック論理回路６６は内部ブリッジ・アド
レス・パリティ・エラー信号（PIB_ADD_ERR）をアサー
トし、これがラッチ６８によりラッチされる。ラッチさ
れたアドレス・パリティ・エラー信号はＰＣＩスレーブ
６２に送信される。アドレスを要求したＰＣＩスレーブ
６２が次に、マスタ／スレーブ・トランザクションのタ
ーゲット・アボートを実行する。このターゲット・アボ
ートは、ＰＣＩスレーブ６２による装置選択信号（DEVS
EL#）のアサート解除及び停止信号（STOP#）のアサート
により達成される。ラッチされた内部ブリッジ・アドレ
ス・パリティ・エラー信号が内部ＰＣＩラッチ及びイン
タフェース論理回路６４に提供される。論理回路６４は
既に装置選択信号も受信している。内部ＰＣＩラッチと
論理回路６４はラッチ化アドレス・パリティ・エラー信
号と装置選択信号（DEVSEL#）の両方を受信すると、装
置選択信号（DEVSEL#）とスレーブ停止信号（STOP#）の
両方がＰＣＩバス３０に転送される（ラッチされる）の
を阻止する。従って、ＰＣＩマスタ４２からターゲット
・アボートをＰＣＩバス３０上で見ることはできない。
ＰＣＩマスタ４２がFRAME#信号をアサート後、所定時間
内にＰＣＩバス３０上の他のスレーブが、装置選択信号
（DEVSEL#）をアサートしてアドレスを要求しない場合
には、ＰＣＩマスタ４２はマスタ・アボートを実行す
る。
６により実行されるアドレス・パリティ情報チェック
が、アドレス・パリティ・エラーが存在することを示す
と仮定しよう。また、ＰＣＩスレーブ６２の１つがDEVS
EL#をアサートすることにより、アドレスを要求したと
仮定する。チェック論理回路６６は内部ブリッジ・アド
レス・パリティ・エラー信号（PIB_ADD_ERR）をアサー
トし、これがラッチ６８によりラッチされる。ラッチさ
れたアドレス・パリティ・エラー信号はＰＣＩスレーブ
６２に送信される。アドレスを要求したＰＣＩスレーブ
６２が次に、マスタ／スレーブ・トランザクションのタ
ーゲット・アボートを実行する。このターゲット・アボ
ートは、ＰＣＩスレーブ６２による装置選択信号（DEVS
EL#）のアサート解除及び停止信号（STOP#）のアサート
により達成される。ラッチされた内部ブリッジ・アドレ
ス・パリティ・エラー信号が内部ＰＣＩラッチ及びイン
タフェース論理回路６４に提供される。論理回路６４は
既に装置選択信号も受信している。内部ＰＣＩラッチと
論理回路６４はラッチ化アドレス・パリティ・エラー信
号と装置選択信号（DEVSEL#）の両方を受信すると、装
置選択信号（DEVSEL#）とスレーブ停止信号（STOP#）の
両方がＰＣＩバス３０に転送される（ラッチされる）の
を阻止する。従って、ＰＣＩマスタ４２からターゲット
・アボートをＰＣＩバス３０上で見ることはできない。
ＰＣＩマスタ４２がFRAME#信号をアサート後、所定時間
内にＰＣＩバス３０上の他のスレーブが、装置選択信号
（DEVSEL#）をアサートしてアドレスを要求しない場合
には、ＰＣＩマスタ４２はマスタ・アボートを実行す
る。
【００２８】ここで装置選択信号（DEVSEL#）のアサー
トは、非ラッチ化内部ブリッジ・アドレス・パリティ・
エラー情報がデコードされるまで、ＰＣＩスレーブ６２
により遅延されないことが理解されよう。なぜならＰＣ
Ｉバス・プロトコルは、低速の応答（FRAME#信号のアサ
ート後の３番目のクロックに対応）である外部応答が、
ＰＣＩバス・プロトコルの時間制限内に可能となるよう
に、ＰＣＩスレーブ６２が内部的に高速に（FRAME#信号
のアサート後の最初のクロックにおいて）応答すること
を要求するからである。
トは、非ラッチ化内部ブリッジ・アドレス・パリティ・
エラー情報がデコードされるまで、ＰＣＩスレーブ６２
により遅延されないことが理解されよう。なぜならＰＣ
Ｉバス・プロトコルは、低速の応答（FRAME#信号のアサ
ート後の３番目のクロックに対応）である外部応答が、
ＰＣＩバス・プロトコルの時間制限内に可能となるよう
に、ＰＣＩスレーブ６２が内部的に高速に（FRAME#信号
のアサート後の最初のクロックにおいて）応答すること
を要求するからである。
【００２９】本発明の構成によるアドレス・パリティ・
エラー応答のより詳細について、図４を参照しながら説
明する。
エラー応答のより詳細について、図４を参照しながら説
明する。
【００３０】ＰＣＩマスタ４２がフレーム信号（FRAME
#）及びアドレス情報をクロック１でアサートする。こ
の情報はＰＣＩラッチ及びインタフェース論理回路６４
においてクロック２でラッチされる。クロック２の間、
アドレス・パリティ情報がＰＣＩマスタ４２から受信さ
れる。この情報はクロック２の間にチェック論理回路６
６によりアドレスと比較される。チェック論理回路６６
がパリティ情報をチェックするのと同時に、ＰＣＩスレ
ーブ６２はアサートされたラッチ化FRAME#を確認し、ラ
ッチ化アドレスをデコードする。
#）及びアドレス情報をクロック１でアサートする。こ
の情報はＰＣＩラッチ及びインタフェース論理回路６４
においてクロック２でラッチされる。クロック２の間、
アドレス・パリティ情報がＰＣＩマスタ４２から受信さ
れる。この情報はクロック２の間にチェック論理回路６
６によりアドレスと比較される。チェック論理回路６６
がパリティ情報をチェックするのと同時に、ＰＣＩスレ
ーブ６２はアサートされたラッチ化FRAME#を確認し、ラ
ッチ化アドレスをデコードする。
【００３１】この例では、チェック論理回路６６による
アドレス・パリティ情報とアドレスとの比較は、アドレ
ス・パリティ・エラーを示している。チェック論理回路
６６は従って、内部ブリッジ・アドレス・パリティ・エ
ラー信号（PIB_ADD_ERR）をクロック２の終りに生成す
る。この信号はクロック３でラッチされる（ラッチ化PI
B_ADD_ERR）。しかしながら、アドレスをデコードした
ＰＣＩスレーブ６２は、ＰＣＩバス３０のタイミング要
求に適合するために装置選択信号（DEVSEL#）をアサー
トすることにより、ラッチ化FRAME#信号にクロック３で
応答する。ＰＣＩスレーブ６２は従ってラッチ化FRAME#
信号の受信後の１サイクル内に応答するので、内部的に
は"高速"ＰＣＩスレーブとして動作する。しかしなが
ら、装置選択信号（DEVSEL#）をスレーブ６２から、フ
レーム信号（FRAME#）のアサートの３サイクル後に受信
するＰＣＩマスタ４２にとっては（但しアドレス・パリ
ティ・エラーが存在しない場合）、ＰＣＩスレーブ６２
は"低速"スレーブである。
アドレス・パリティ情報とアドレスとの比較は、アドレ
ス・パリティ・エラーを示している。チェック論理回路
６６は従って、内部ブリッジ・アドレス・パリティ・エ
ラー信号（PIB_ADD_ERR）をクロック２の終りに生成す
る。この信号はクロック３でラッチされる（ラッチ化PI
B_ADD_ERR）。しかしながら、アドレスをデコードした
ＰＣＩスレーブ６２は、ＰＣＩバス３０のタイミング要
求に適合するために装置選択信号（DEVSEL#）をアサー
トすることにより、ラッチ化FRAME#信号にクロック３で
応答する。ＰＣＩスレーブ６２は従ってラッチ化FRAME#
信号の受信後の１サイクル内に応答するので、内部的に
は"高速"ＰＣＩスレーブとして動作する。しかしなが
ら、装置選択信号（DEVSEL#）をスレーブ６２から、フ
レーム信号（FRAME#）のアサートの３サイクル後に受信
するＰＣＩマスタ４２にとっては（但しアドレス・パリ
ティ・エラーが存在しない場合）、ＰＣＩスレーブ６２
は"低速"スレーブである。
【００３２】クロック４により、ＰＣＩスレーブ６２は
ラッチ化アドレス・パリティ・エラー信号（PIB_ADD_ER
R）を認識し、装置選択信号（DEVSEL#）をアサート解
除、停止信号（STOP#）をアサートすることにより、内
部ターゲット・アボートを実行する。これによりＰＣＩ
スレーブ６２はマスタ／スレーブ・トランザクションの
実行を効果的に停止する。ＰＣＩラッチ及びインタフェ
ース論理回路６４は、装置選択信号（DEVSEL#）及び停
止信号（STOP#）がターゲット・アボートとしてＰＣＩ
バス３０上に転送され、ＰＣＩマスタ４２によりそのよ
うに認識されることを阻止する。ＰＣＩラッチ及びイン
タフェース論理回路６４は、ラッチ６８からのラッチ化
PIB_ADD_ERR（ラッチ化アドレス・パリティ・エラー信
号）及びＰＣＩスレーブ６２によりアサートされた装置
選択信号（DEVSEL#）の受信に応答して、DEVSEL#及びST
OP#を阻止する。外部的には、図４のマスク化信号に示
されるようにＰＣＩ装置選択信号（DEVSEL#）はアサー
トされないままであり（ハイ・レベル）、ＰＣＩ停止信
号（STOP#）もアサートされないままである。従って、
ＰＣＩバス３０上の別のＰＣＩスレーブがアドレスを要
求でき、また外部ＰＣＩマスタ４２がＰＣＩバス３０上
の別のＰＣＩスレーブから装置選択信号（DEVSEL#）を
受信しなければ、外部ＰＣＩマスタ４２はマスタ・アボ
ートを実行する。
ラッチ化アドレス・パリティ・エラー信号（PIB_ADD_ER
R）を認識し、装置選択信号（DEVSEL#）をアサート解
除、停止信号（STOP#）をアサートすることにより、内
部ターゲット・アボートを実行する。これによりＰＣＩ
スレーブ６２はマスタ／スレーブ・トランザクションの
実行を効果的に停止する。ＰＣＩラッチ及びインタフェ
ース論理回路６４は、装置選択信号（DEVSEL#）及び停
止信号（STOP#）がターゲット・アボートとしてＰＣＩ
バス３０上に転送され、ＰＣＩマスタ４２によりそのよ
うに認識されることを阻止する。ＰＣＩラッチ及びイン
タフェース論理回路６４は、ラッチ６８からのラッチ化
PIB_ADD_ERR（ラッチ化アドレス・パリティ・エラー信
号）及びＰＣＩスレーブ６２によりアサートされた装置
選択信号（DEVSEL#）の受信に応答して、DEVSEL#及びST
OP#を阻止する。外部的には、図４のマスク化信号に示
されるようにＰＣＩ装置選択信号（DEVSEL#）はアサー
トされないままであり（ハイ・レベル）、ＰＣＩ停止信
号（STOP#）もアサートされないままである。従って、
ＰＣＩバス３０上の別のＰＣＩスレーブがアドレスを要
求でき、また外部ＰＣＩマスタ４２がＰＣＩバス３０上
の別のＰＣＩスレーブから装置選択信号（DEVSEL#）を
受信しなければ、外部ＰＣＩマスタ４２はマスタ・アボ
ートを実行する。
【００３３】本発明無しでは、図４の下方の非マスク化
信号により示されるように、ＰＣＩ装置選択信号（DEVS
EL#）がＰＣＩバス３０上でアサートされ、それに続き
ＰＣＩ停止信号（STOP#）がクロック５でアサートされ
る。こうしたことはＰＣＩバス３０上でターゲット・ア
ボートを強制するために好ましくない。
信号により示されるように、ＰＣＩ装置選択信号（DEVS
EL#）がＰＣＩバス３０上でアサートされ、それに続き
ＰＣＩ停止信号（STOP#）がクロック５でアサートされ
る。こうしたことはＰＣＩバス３０上でターゲット・ア
ボートを強制するために好ましくない。
【００３４】本発明の構成及び方法によれば、ブリッジ
・チップ３４において内部的に技術／タイミング要求に
適合するために、たとえターゲット・アボート機構が使
用されても、アドレス・パリティ・エラーに要求される
マスタ・アボート終了がブリッジ・チップ３４により実
行される。このことはブリッジ・チップの統合を低速で
安価な技術により可能にする。
・チップ３４において内部的に技術／タイミング要求に
適合するために、たとえターゲット・アボート機構が使
用されても、アドレス・パリティ・エラーに要求される
マスタ・アボート終了がブリッジ・チップ３４により実
行される。このことはブリッジ・チップの統合を低速で
安価な技術により可能にする。
【００３５】ラッチ化パリティ内部ブリッジ・アドレス
・パリティ・エラー情報信号から生成されるターゲット
・アボートは、最悪の境界条件でも内部ＰＣＩスレーブ
６２が適切なステート・マシン制御を保証することを確
実にする。内部的にマスタ・アボートを実行するために
非ラッチ化アドレス・パリティ・エラー信号が使用され
る場合には、最悪条件の下では予測不能な振舞いが生じ
うる。
・パリティ・エラー情報信号から生成されるターゲット
・アボートは、最悪の境界条件でも内部ＰＣＩスレーブ
６２が適切なステート・マシン制御を保証することを確
実にする。内部的にマスタ・アボートを実行するために
非ラッチ化アドレス・パリティ・エラー信号が使用され
る場合には、最悪条件の下では予測不能な振舞いが生じ
うる。
【００３６】まとめとして、本発明の構成に関し以下の
事項を開示する。
事項を開示する。
【００３７】（１）第１及び第２のバス、並びに該第１
のバスに接続されるマスタを有するコンピュータ・シス
テムの該バス間をインタフェースするブリッジであっ
て、該マスタが該第１のバス上にアドレス及びアドレス
・パリティ情報をアサートし、該第１のバス上でマスタ
／スレーブ・トランザクションを開始するものにおい
て、前記アドレス及び前記アドレス・パリティ情報を比
較し、アドレス・パリティ・エラーが存在するときに、
アドレス・パリティ・エラー信号を生成する論理回路
と、前記アドレス・パリティ・エラー信号を受信し、そ
れに応答してターゲット・アボート信号を生成するスレ
ーブと、前記ターゲット・アボート信号が前記第１のバ
スに転送されるのを阻止する論理回路と、を含む、ブリ
ッジ。 （２）前記第１のバスが周辺制御装置相互接続（ＰＣ
Ｉ）バスである、前記（１）記載のブリッジ。 （３）前記スレーブが前記アドレスをデコードし、前記
デコード・アドレスが該スレーブが前記第１のバス上の
前記マスタによりアドレス指定されていることを示すと
き、装置選択信号を該マスタにアサートし、該マスタと
のマスタ／スレーブ・トランザクションを実行する論理
回路を含む、前記（２）記載のブリッジ。 （４）前記第２のバスがＩＳＡバスである、前記（３）
記載のブリッジ。 （５）前記アドレス及び前記アドレス・パリティ・エラ
ー信号をラッチするラッチを含み、前記スレーブが前記
ラッチ化アドレスをデコードし、該ラッチ化アドレス・
パリティ・エラー信号に応答する、前記（４）記載のブ
リッジ。 （６）前記ターゲット・アボート信号が前記装置選択信
号のアサート解除と、停止信号のアサートとを含む、前
記（５）記載のブリッジ。 （７）第１及び第２のバスと、前記第１のバスに接続さ
れ、該バス上にアドレス及びアドレス・パリティ情報を
アサートし、マスタ／スレーブ・トランザクションを該
第１のバス上で開始するマスタと、前記第１及び第２の
バス間に接続されるブリッジであって、前記アドレス及
び前記アドレス・パリティ情報を比較し、アドレス・パ
リティ・エラーが存在するとき、アドレス・パリティ・
エラー信号を生成する論理回路と、前記アドレス・パリ
ティ・エラー信号を受信し、それに応じてターゲット・
アボート信号を生成するスレーブと、前記ターゲット・
アボート信号が前記第１のバスに転送されるのを阻止す
る論理回路と、を含む、コンピュータ・システム。 （８）前記第１のバスが周辺制御装置相互接続（ＰＣ
Ｉ）バスである、前記（７）記載のコンピュータ・シス
テム。 （９）前記スレーブが前記アドレスをデコードし、前記
デコード・アドレスが該スレーブが前記第１のバス上の
前記マスタによりアドレス指定されていることを示すと
き、装置選択信号を該マスタにアサートし、該マスタと
のマスタ／スレーブ・トランザクションを実行する論理
回路を含む、前記（８）記載のコンピュータ・システ
ム。 （１０）前記マスタが、該マスタが前記装置選択信号を
所定時間内に受信し損なうとマスタ・アボートを実行す
る論理回路を含む、前記（９）記載のコンピュータ・シ
ステム。 （１１）前記ブリッジが前記アドレス及び前記アドレス
・パリティ・エラー信号をラッチするラッチを含み、前
記スレーブが前記ラッチ化アドレスをデコードし、該ラ
ッチ化アドレス・パリティ・エラー信号に応答する、前
記（１０）記載のコンピュータ・システム。 （１２）前記ターゲット・アボート信号が前記装置選択
信号のアサート解除と、停止信号のアサートとを含む、
前記（１１）記載のコンピュータ・システム。
のバスに接続されるマスタを有するコンピュータ・シス
テムの該バス間をインタフェースするブリッジであっ
て、該マスタが該第１のバス上にアドレス及びアドレス
・パリティ情報をアサートし、該第１のバス上でマスタ
／スレーブ・トランザクションを開始するものにおい
て、前記アドレス及び前記アドレス・パリティ情報を比
較し、アドレス・パリティ・エラーが存在するときに、
アドレス・パリティ・エラー信号を生成する論理回路
と、前記アドレス・パリティ・エラー信号を受信し、そ
れに応答してターゲット・アボート信号を生成するスレ
ーブと、前記ターゲット・アボート信号が前記第１のバ
スに転送されるのを阻止する論理回路と、を含む、ブリ
ッジ。 （２）前記第１のバスが周辺制御装置相互接続（ＰＣ
Ｉ）バスである、前記（１）記載のブリッジ。 （３）前記スレーブが前記アドレスをデコードし、前記
デコード・アドレスが該スレーブが前記第１のバス上の
前記マスタによりアドレス指定されていることを示すと
き、装置選択信号を該マスタにアサートし、該マスタと
のマスタ／スレーブ・トランザクションを実行する論理
回路を含む、前記（２）記載のブリッジ。 （４）前記第２のバスがＩＳＡバスである、前記（３）
記載のブリッジ。 （５）前記アドレス及び前記アドレス・パリティ・エラ
ー信号をラッチするラッチを含み、前記スレーブが前記
ラッチ化アドレスをデコードし、該ラッチ化アドレス・
パリティ・エラー信号に応答する、前記（４）記載のブ
リッジ。 （６）前記ターゲット・アボート信号が前記装置選択信
号のアサート解除と、停止信号のアサートとを含む、前
記（５）記載のブリッジ。 （７）第１及び第２のバスと、前記第１のバスに接続さ
れ、該バス上にアドレス及びアドレス・パリティ情報を
アサートし、マスタ／スレーブ・トランザクションを該
第１のバス上で開始するマスタと、前記第１及び第２の
バス間に接続されるブリッジであって、前記アドレス及
び前記アドレス・パリティ情報を比較し、アドレス・パ
リティ・エラーが存在するとき、アドレス・パリティ・
エラー信号を生成する論理回路と、前記アドレス・パリ
ティ・エラー信号を受信し、それに応じてターゲット・
アボート信号を生成するスレーブと、前記ターゲット・
アボート信号が前記第１のバスに転送されるのを阻止す
る論理回路と、を含む、コンピュータ・システム。 （８）前記第１のバスが周辺制御装置相互接続（ＰＣ
Ｉ）バスである、前記（７）記載のコンピュータ・シス
テム。 （９）前記スレーブが前記アドレスをデコードし、前記
デコード・アドレスが該スレーブが前記第１のバス上の
前記マスタによりアドレス指定されていることを示すと
き、装置選択信号を該マスタにアサートし、該マスタと
のマスタ／スレーブ・トランザクションを実行する論理
回路を含む、前記（８）記載のコンピュータ・システ
ム。 （１０）前記マスタが、該マスタが前記装置選択信号を
所定時間内に受信し損なうとマスタ・アボートを実行す
る論理回路を含む、前記（９）記載のコンピュータ・シ
ステム。 （１１）前記ブリッジが前記アドレス及び前記アドレス
・パリティ・エラー信号をラッチするラッチを含み、前
記スレーブが前記ラッチ化アドレスをデコードし、該ラ
ッチ化アドレス・パリティ・エラー信号に応答する、前
記（１０）記載のコンピュータ・システム。 （１２）前記ターゲット・アボート信号が前記装置選択
信号のアサート解除と、停止信号のアサートとを含む、
前記（１１）記載のコンピュータ・システム。
【００３８】
【発明の効果】以上説明したように、本発明によればア
ドレス・パリティ・エラーに応答して、ＰＣＩバス上に
ターゲット・アボートを生成することを要求すること無
く、ＰＣＩマスタによりアサートされるフレーム信号に
所定時間内に応答するＰＣＩスレーブを有するＰＣＩブ
リッジを用いる方法及びシステムを提供することができ
る。
ドレス・パリティ・エラーに応答して、ＰＣＩバス上に
ターゲット・アボートを生成することを要求すること無
く、ＰＣＩマスタによりアサートされるフレーム信号に
所定時間内に応答するＰＣＩスレーブを有するＰＣＩブ
リッジを用いる方法及びシステムを提供することができ
る。
【図１】本発明のコンピュータ・システムのコンピュー
タの斜視図である。
タの斜視図である。
【図２】本発明の態様により構成される図１のコンピュ
ータ・システムのブロック図である。
ータ・システムのブロック図である。
【図３】本発明の態様により構成されるブリッジのアド
レス・パリティ・エラー及びＰＣＩ信号生成要素のブロ
ック図である。
レス・パリティ・エラー及びＰＣＩ信号生成要素のブロ
ック図である。
【図４】本発明の方法に従い、外部ＰＣＩマスタ・アボ
ートが内部ＰＣＩターゲット・アボートから形成される
アドレス・パリティ・エラー応答のタイミング図であ
る。
ートが内部ＰＣＩターゲット・アボートから形成される
アドレス・パリティ・エラー応答のタイミング図であ
る。
１２ コンソール・ハウジング １４ ビデオ・ディスプレイ １６ キーボード １８ ケーブル ２０ ＣＤ−ＲＯＭ ３０ ＰＣＩバス ３２ ＩＳＡバス ３４ ブリッジ・チップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイリアム・アラン・ウォール アメリカ合衆国78750、テキサス州オー スティン、ジャンシィ・ドライブ 8304 (72)発明者 ダニエル・アール・クロニン、サード アメリカ合衆国33467、フロリダ州レイ ク・ワース、ハターレス・ドライブ 6868 (56)参考文献 特開 平４−309151（ＪＰ，Ａ) 特開 平５−136787（ＪＰ，Ａ) 特開 平５−224968（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/36 G06F 11/30
Claims (12)
- 【請求項１】第１及び第２のバス、並びに該第１のバス
に接続されるマスタを有するコンピュータ・システムの
該バス間をインタフェースするブリッジであって、該マ
スタが該第１のバス上にアドレス及びアドレス・パリテ
ィ情報をアサートし、該第１のバス上でマスタ／スレー
ブ・トランザクションを開始するものにおいて、 前記アドレス及び前記アドレス・パリティ情報を比較
し、アドレス・パリティ・エラーが存在するときに、ア
ドレス・パリティ・エラー信号を生成する論理回路と、 前記アドレス・パリティ・エラー信号を受信し、それに
応答してターゲット・アボート信号を生成するスレーブ
と、 前記ターゲット・アボート信号が前記第１のバスに転送
されるのを阻止する論理回路と、 を含む、ブリッジ。 - 【請求項２】前記第１のバスが周辺制御装置相互接続
（ＰＣＩ）バスである、請求項１記載のブリッジ。 - 【請求項３】前記スレーブが前記アドレスをデコード
し、前記デコード・アドレスが該スレーブが前記第１の
バス上の前記マスタによりアドレス指定されていること
を示すとき、装置選択信号を該マスタにアサートし、該
マスタとのマスタ／スレーブ・トランザクションを実行
する論理回路を含む、請求項２記載のブリッジ。 - 【請求項４】前記第２のバスがＩＳＡバスである、請求
項３記載のブリッジ。 - 【請求項５】前記アドレス及び前記アドレス・パリティ
・エラー信号をラッチするラッチを含み、前記スレーブ
が前記ラッチ化アドレスをデコードし、該ラッチ化アド
レス・パリティ・エラー信号に応答する、請求項４記載
のブリッジ。 - 【請求項６】前記ターゲット・アボート信号が前記装置
選択信号のアサート解除と、停止信号のアサートとを含
む、請求項５記載のブリッジ。 - 【請求項７】第１及び第２のバスと、 前記第１のバスに接続され、該バス上にアドレス及びア
ドレス・パリティ情報をアサートし、マスタ／スレーブ
・トランザクションを該第１のバス上で開始するマスタ
と、 前記第１及び第２のバス間に接続されるブリッジであっ
て、 前記アドレス及び前記アドレス・パリティ情報を比較
し、アドレス・パリティ・エラーが存在するとき、アド
レス・パリティ・エラー信号を生成する論理回路と、 前記アドレス・パリティ・エラー信号を受信し、それに
応じてターゲット・アボート信号を生成するスレーブ
と、 前記ターゲット・アボート信号が前記第１のバスに転送
されるのを阻止する論理回路と、 を含む、コンピュータ・システム。 - 【請求項８】前記第１のバスが周辺制御装置相互接続
（ＰＣＩ）バスである、請求項７記載のコンピュータ・
システム。 - 【請求項９】前記スレーブが前記アドレスをデコード
し、前記デコード・アドレスが該スレーブが前記第１の
バス上の前記マスタによりアドレス指定されていること
を示すとき、装置選択信号を該マスタにアサートし、該
マスタとのマスタ／スレーブ・トランザクションを実行
する論理回路を含む、請求項８記載のコンピュータ・シ
ステム。 - 【請求項１０】前記マスタが、該マスタが前記装置選択
信号を所定時間内に受信し損なうとマスタ・アボートを
実行する論理回路を含む、請求項９記載のコンピュータ
・システム。 - 【請求項１１】前記ブリッジが前記アドレス及び前記ア
ドレス・パリティ・エラー信号をラッチするラッチを含
み、前記スレーブが前記ラッチ化アドレスをデコード
し、該ラッチ化アドレス・パリティ・エラー信号に応答
する、請求項１０記載のコンピュータ・システム。 - 【請求項１２】前記ターゲット・アボート信号が前記装
置選択信号のアサート解除と、停止信号のアサートとを
含む、請求項１１記載のコンピュータ・システム。
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-
1996
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