PL180029B1 - System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PL - Google Patents
System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PLInfo
- Publication number
- PL180029B1 PL180029B1 PL95322007A PL32200795A PL180029B1 PL 180029 B1 PL180029 B1 PL 180029B1 PL 95322007 A PL95322007 A PL 95322007A PL 32200795 A PL32200795 A PL 32200795A PL 180029 B1 PL180029 B1 PL 180029B1
- Authority
- PL
- Poland
- Prior art keywords
- address
- bus
- pci
- signal
- master
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Bus Control (AREA)
- Detection And Correction Of Errors (AREA)
- Debugging And Monitoring (AREA)
Abstract
1. System komputerowy z ukladem mostko- wym pomiedzy dwiema szynami, zawierajacy pierwsza szyne, druga szyne, co najmniej jedno urzadzenie nadrzedne dolaczone do pierwszej szyny, aktywujace informacje adresowa i informacje o pa- rzystosci adresu na pierwszej szynie, oraz uklad mo- stkowy dolaczony do pierwszej i drugiej szyny, znamienny tym, ze uklad mostkowy (34) zawiera pierwszy uklad logiczny (60) porównywania infor- macji adresowej i informacji o parzystosci adresu oraz generowania sygnalu bledu parzystosci adresu, jezeli wystepuje blad parzystosci adresu, z co naj- mniej jednym urzadzeniem podrzednym (62) odbie- rania sygnalu bledu parzystosci adresu i generowania w odpowiedzi sygnalu przerwania urzadzenia docelowego oraz drugim ukladem logi- cznym (64) zapobiegania przechodzeniu sygnalu przerwania urzadzenia docelowego do pierwszej szyny (30) w odpowiedzi na sygnal bledu parzystosci adresu, który jest dolaczony do pierwszej szyny (30). FIG. 2 © Uprawniony z patentu: INTERNATIONAL BUSINESS MACHINES CORPORATION, Armonk, US PL PL PL
Description
Przedmiotem wynalazku jest system komputerowy z układem mostkowym pomiędzy dwiema szynami.
W systemach komputerowych układy elektroniczne i inne elementy łączy się ze sobą za pomocą szyn. Można podłączyć do szyny różne elementy, zapewniając komunikację pomiędzy wszystkimi urządzeniami podłączonymi do szyny. Jednym z typów szyny, który przyjął się szeroko w przemyśle, jest szyna standardowej architektury przemysłowej (ISA). Szyna ISA ma dwadzieścia cztery linie adresowe pamięci, co udostępnia do szesnastu megabajtów pamięci. Szerokie przyjęcie się szyny ISA spowodowało, że wyprodukowano dużo urządzeń przeznaczonych do pracy z szynąlSA. Jednak urządzenia wejścia/wyjścia o dużej szybkości, takie jak kontrolery obrazu, stosowane zwykle w systemach komputerowych, wymagają szybszych szyn.
Rozwiązaniem problemu wysyłania i odbierania danych z procesora dla dowolnego urządzenia wejściowego o dużej szybkościjest szyna lokalna. Inaczej niż szyna ISA, która działa względnie wolno z ograniczoną szerokością pasma, szyna lokalna działa z szybkością systemu i przenosi dane w blokach 32-bitowych. W schematach szyn lokalnych usunięte są z głównego systemu te interfejsy, które wymagają szybkiej odpowiedzi, takie jak pamięć, ekran i napędy
180 029 dysków. Jednąz takich szyn lokalnych, któraprzyjmuje się szeroko w przemyśle komputerowym jest szyna do łączenia elementów peryferyjnych (PCI). Szyna PCI może być 32 albo 64-bitową trasą szybkiej transmisji danych i w zasadzie szyna tajest równoległątrasą danych dostępnądodatkowo do szyny ISA. Procesor systemowy i pamięć można podłączyć na przykład bezpośrednio do szyny ISA albo przez główny układ mostkowy. Inne urządzenia takie jak karty graficzne czy kontrolery dysku można również podłączyć bezpośrednio do szyny PCI.
Pomiędzy szynę PCI i szynę ISA włączonyjest układ mostkowy, aby zapewnić komunikację pomiędzy urządzeniami na obu szynach. Układ mostkowy w zasadzie przekształca cykle szyny ISA na cykle szyny PCI i na odwrót.
Wiele z urządzeń dołączanych do szyny PCI i szyny ISA to urządzenia nadrzędne, które mogą wykonywać przetwarzanie niezależnie od szyny lub innych urządzeń. Pewne urządzenia podłączone do szyny sąuważane za podrzędne albo docelowe, które pobierająpolecenia i odpowiadająna żądania urządzenia nadrzędnego. Według protokołów PCI przedstawionych w specyfikacji PCI, urządzenie podrzędne PCI musi odpowiedzieć urządzeniu nadrzędnemu żądającemu transakcji z tym urządzeniem podrzędnym w obrębie ustalonego z góry okresu czasu, na przykład pięciu taktów po aktywacji sygnału ramki przez urządzenie nadrzędne PCI.
W zwykłej transakcji PCI urządzenie nadrzędne PCI aktywuje sygnał ramki FRAME# wraz z sygnałem adresu i informacją o parzystości adresu. Urządzenie podrzędne PCI podłączone do szyny PCI zdekoduje adres po wykryciu sygnału ramki na szynie PCI, aby ustalić, czy urządzenie podrzędne jest adresowane przez urządzenie nadrzędne PCI. Jeżeli urządzenie podrzędne PCI ustali, że jest adresowane przez urządzenie nadrzędne, aktywuje sygnał wyboru urządzenia DEVSEL#, aby przypisać sobie cykl. Jednocześnie jednak urządzenie podrzędne porównuje informację o parzystości adresu z adresem aktywowanym przez urządzenie nadrzędne PCI. Jeżeli błąd parzystości adresu zostanie wykryty przez to urządzenie podrzędne PCI, może ono wykonać przerwanie urządzenia nadrzędnego, wykonać przerwanie urządzenia docelowego dezaktywując sygnał wyboru urządzenia DEVSEL# i aktywując sygnał zatrzymania STOP# albo zignorować błąd parzystości. Przerwanie urządzenia docelowego kończy cykl transakcji pomiędzy urządzeniem nadrzędnym i podrzędnym nawetjeżeli urządzenie nadrzędne miało wykonać transakcję z innym urządzeniem podrzędnym i to urządzenie podrzędne było w stanie odpowiedzieć na transakcję.
Urządzenie nadrzędne PCI również może wykonać przerwanie urządzenia nadrzędnego i czyni to, jeżeli nie uda mu się odebrać sygnału wyboru urządzenia DEVSEl# z urządzenia podrzędnego PCI w pewnym okresie czasu po aktywacji sygnału FRAME# przez urządzenie nadrzędne PCI. Określonym okresem czasu może być na przykład pięć cykli zegarowych po aktywacji sygnału FRAME#. Niepowodzenie przy odbieraniu sygnału wyboru urządzenia DEVSEL# wskazuje, że żadne urządzenie podrzędne PCI nie przypisało sobie cyklu, tak więc urządzenie nadrzędne PCI zakończy w rezultacie cykl transakcji pomiędzy urządzeniem nadrzędnym i podrzędnym.
Interfejs układu mostkowego pomiędzy szynąPCI i szynąlSA może być skonfigurowany tak, aby zawierał elementy działające jako urządzenia podrzędne PCI. Jednak problem przy takim rozwiązaniu polega na tym, że urządzenia podrzędne PCI w układzie mostkowym musząodpowiadać na sygnał FRAME# na szynie PCI w obrębie ograniczeń czasowych określonychprzez protokół szyny PCI. Jest to szczególnie kłopotliwejeżeli układ mostkowyjest układem o względnie małej szybkości. Aby zapewnić odpowiedź dla urządzenia nadrzędnego PCI w obrębie określonego okresu czasu, urządzenie podrzędne PCI wewnątrz układu mostkowego musi odpowiedziećjak szybkie urządzenie PCI aktywując sygnał wyboru urządzenia w obrębie cyklu zegarowego po odebraniu sygnału FRAME#. Układ mostkowy aktywowałby wtedy w następnych cyklach sygnał wyboru urządzenia DEV SEL# dla szyny PCI i urządzenia nadrzędnego PCI. Gdy sygnał wyboru urządzenia DEVSEL# zostanie już aktywny przez urządzenie podrzędne PCI, nie jest już możliwe przerwanie urządzenia nadrzędnego, a tylko przerwanie urządzenia docelowego.
180 029
Jednak z powodu błędu parzystości jest możliwe, że urządzenie podrzędne PCI wewnątrz układu mostkowego nie jest zamierzonym urządzeniem docelowym dla transakcji pomiędzy urządzeniem nadrzędnym i podrzędnym. W takim przypadku przerwanie urządzenia docelowego jest niewłaściwe, ponieważ transakcja między urządzeniem nadrzędnym i podrzędnym jest przeznaczona dla innego urządzeniapodrzędnego, które być może nadal będzie przypisywało sobie adres. Układ mostkowy wykonuje więc sprawdzenie błędu parzystości adresu przy użyciu adresu i informacji o parzystości adresu dostarczonej przez urządzenie nadrzędne PCI. Jeżeli układ mostkowy ustali, że występuje błąd parzystości adresu, dostarczy sygnał błędu parzystości adresu do urządzenia podrzędnego PCI w układzie mostkowym. Z powodu szybkiej odpowiedzi wymaganej przez protokół PCI urządzenie podrzędne PCI musijednak aktywować sygnał wyboru urządzenia DEVSEL# w pewnym okresie czasu zanim układ mostkowy będzie mógł sprawdzić błąd parzystości adresu i wygenerować sygnał błędu parzystości adresu dla urządzenia podrzędnego PCI w układzie mostkowym. Występuje więc problem spowodowany przez konieczność wewnętrznej aktywacji sygnału wyboru urządzenia DEVSEL# przez urządzenie podrzędne PCI, tak aby odpowiedź mogła zostać udzielona urządzeniu nadrzędnemu w ustalonym z góry okresie czasu dla transakcji PCI, a także uniemożliwianie urządzeniu podrzędnemu PCI wewnątrz układu mostkowego wygenerowania przerwania urządzenia docelowego na szynie PCI, ponieważ inne urządzenie podrzędne może być zamierzonym urządzeniem docelowym.
Istotą systemu komputerowego z układem mostkowym pomiędzy dwiema szynami, według wynalazku zawierającego pierwszą szynę, drugą szynę, co najmniej jedno urządzenie nadrzędne dołączone do pierwszej szyny, aktywujące informację adresowąi informację o parzystości adresu na pierwszej szynie, oraz układ mostkowy dołączony do pierwszej i drugiej szyny, jest to, że układ mostkowy zawiera pierwszy układ logiczny porównywania informacji adresowej i informacji o parzystości adresu oraz generowania sygnału błędu parzystości adresu, jeżeli występuje błąd parzystości adresu, z co najmniej jednym urządzeniem podrzędnym odbierania sygnał błędu parzystości adresu i generowania w odpowiedzi sygnału przerwania urządzenia docelowego oraz drugim układem logicznym zapobiegania przechodzeniu sygnału przerwania urządzenia docelowego do pierwszej szyny w odpowiedzi na sygnał błędu parzystości adresu, który jest dołączony do pierwszej szyny.
Korzystnie pierwsza szyna jest szyną łączenia kontrolerów peryferyjnych (PCI).
Korzystnie urządzenie podrzędne zawiera układ dekodowania adresu, uaktywniania sygnału wyboru urządzenia dla urządzenia nadrzędnego oraz wykonywania transakcji pomiędzy urządzeniem nadrzędnym i podrzędnym, jeżeli zdekodowany adres wskazuje, że urządzenie podrzędne jest adresowane przez urządzenie nadrzędne na pierwszej szynie.
Korzystnie urządzenie nadrzędne zawiera układ wykonywania przerwania urządzenia nadrzędnego, jeżeli urządzenie nadrzędne nie odbierze sygnału wyboru urządzenia w ustalonym z góry okresie czasu.
Korzystnie pierwszy układ logiczny układu mostkowego zawiera blokady blokowania adresu i sygnału błędu parzystości adresu, przy czym urządzenie podrzędne dekoduje zablokowany adres w odpowiedzi na zablokowany sygnał błędu parzystości adresu.
Korzystnie sygnał przerwania urządzenia docelowego obejmuje nieaktywny sygnał wyboru urządzenia i aktywny sygnał zatrzymania.
Zaletąrozwiązania według wynalazkujest to, że umożliwia urządzeniu podrzędnemu PCI wewnątrz układu mostkowego odpowiadanie w okresach czasu określonych przez protokół szyny PCI, ponieważ układ mostkowy wyznaczajednocześnie, czy występuje błąd parzystości adresu i uniemożliwia wyprowadzanie sygnału przerwania urządzenia docelowego, to jest sygnału wyboru urządzenia i sygnału zatrzymania, z układu mostkowego jeżeli występuje błąd parzystości adresu.
Przedmiot wynalazku jest opisany w oparciu o przykład wykonania przedstawiony na rysunku, na którym fig. 1 przedstawia widok ogólny systemu komputerowego, fig. 2 - schemat blokowy systemu komputerowego z fig. 1, fig. 3 - schemat blokowy układu logicznego w układzie mostka do generowania błędu parzystości adresu i sygnału PCI, zaś fig. 4 - wykres czasowy
180 029 odpowiedzi na błąd parzystości adresu, w którym zewnętrzne przerwanie urządzenia PCI. jest tworzone z wewnętrznego przerwania urządzenia docelowego PCI.
Przedmiot wynalazku znajduje zastosowanie w komputerach typu PC, jak to pokazano na figurze 1. Komputer 10 zawiera obudowę 12, w której umieszczonajest płyta z obwodami zawierająca potrzebny zespół obwodów obejmujący mikroprocesor i układy BIOS, kontrolery, pamięć o dostępie swobodnym i inne urządzenia. System komputerowy zawiera ponadto monitor 14 i klawiaturę 16 podłączonądo obudowy 12 kablem 18. Nośniki pamięci masowej obejmująnapęd twardego dysku w obudowie, który niejest dostępny dla użytkownika, oraz napędy dyskietek dostępne dla użytkownika, jak również opcjonalnie napędy CD-ROM 20 i 22.
Figura 2 przedstawia schemat blokowy systemu komputerowego. System zawiera pierwszą szynę, to jest szynę PCI 30, drugą szynę, to jest szynę ISA 32 oraz dołączony do niej zbiór urządzeń nadrzędnych ISA 36 i urządzeń podrzędnych ISA 38. Zbiór urządzeń podrzędnych PCI 40, znanychjako docelowe w protokole PCI, ale określanych tutaj odtądjako podrzędne, i urządzeń nadrzędnych PCI 42 jest podłączony do szyny PCI 30.
Układ mostkowy 34 zawiera interfejs szyny ISA 43 podłączony pomiędzy szynąlSA 32 i wewnętrznąszynąsystemową44. Interfejs szyny PCI 46 znajduje się pomiędzy szynąPCI 30 i szyną systemo wą44. Układ mostkowy 34 ma również kontroler bezpośredniego dostępu do pamięci (DMA) 50, który jest podłączony do szyny ISA 32, dające się programować rejestry wejścia/wyjścia (PIO) 52 i pierwszy układ logiczny 60 generujący sygnał błędu parzystości adresu i sygnał PCI, który zostanie opisany poniżej. Oprócz innych funkcji, układ mostkowy 34 stanowi interfejs pomiędzy szynąPCI 30 i szynąlSA 32.
Interfejs ISA 43 przekształca cykle szyny ISA 32 na cykl szyny systemowej 44 do wykorzystania przez układ mostkowy 34. Oprócz innych funkcji, interfejs PCI 46 przekształca cykle z szyny PCI 30 na cykle szyny systemowej 44 dla układu mostkowego 34. Kontroler DMA 50 zapewnia sterowanie bezpośrednim dostępem do pamięci wewnątrz systemu. Kontroler DMA 50 udostępnia ponadto kilka oddzielnych kanałów DMA, po których przekazuje się dostępy do pamięci dotyczące poszczególnych urządzeń nadrzędnych ISA 36.
Albo kontroler DMA 50 albo urządzenie nadrzędne 36 szyny ISA 32 może generować cykle przesłania, ponieważ kontroler DMA 50 działajako urządzenie nadrzędne na szynie ISA 32. Zarówno urządzenie nadrzędne ISA 36, jak i kontroler DMA 50 może uzyskać dostęp do pamięci znajdującej się albo na szynie ISA 32 albo szynie PCI 30. Dla ułatwienia wyjaśnienia w poniższym opisie opisanejednak będąprzykłady, w których urządzenie nadrzędne 36 szyny ISA 32 generuje cykle przesłania. Jeżeli tak jest, kontroler DMA 50 działa jako urządzenie arbitrażowe.
Figura 3 przedstawia schemat blokowy pierwszego układu logicznego 60 generującego sygnał błędu parzystości adresu i sygnał PCI pokazanego w układzie mostkowym 34 na fig. 2. Pierwszy układ logiczny 60 zawiera kilka urządzeń podrzędnych PCI 62, które są podłączone do wewnętrznej blokowanej szyny PCI 63. Drugi układ logiczny 64, który zapobiega przechodzeniu sygnału przerwania urządzenia docelowego do pierwszej szyny 30, stanowi układ wewnętrznej blokady wejściowej i wyjściowej PCI oraz interfejsu PCI ijest podłączony pomiędzy szynąPCI 30 i wewnętrznąblokowanąszynąPCI 63. Drugi układ logiczny 64 odbiera sygnały z szyny PCI 30 i wewnętrznej blokowanej szyny PCI 63 i blokuje te sygnały w celu wykorzystania przez układ mostkowy 34 i pierwszy układ logiczny 60. Blokady sąpotrzebne, ponieważ szyna PCI 30 działa z dużą szybkością, a urządzenia podrzędne PCI 62, zrealizowane w powolnej technologii, nie mogą niezawodnie działać przy sygnałach nieblokowanych.
Drugi układ logiczny 64 odbiera z szyny PCI 30 sygnały adresowe, sygnał ramki FRAME# i sygnał gotowości inicjatora IRDY#. Drugi układ logiczny 64 wysyła sygnał wyboru urządzenia DEVSEL#, sygnał zatrzymania STOP# i sygnał gotowości urządzenia docelowego TRDY#. Zablokowane wersje każdego z tych sygnałówznajdująsię na wewnętrznej blokowanej szynie PCI 63.
Adres z szyny PCI 30 jest odbierany również przez trzeci układ logiczny 66, to jest układ generowania i sprawdzania parzystości adresu. Oprócz odblokowanego adresu trzeci układ logiczny 66 odbiera odblokowanąinformację o parzystości z szyny PCI 30. Odblokowana informacja
180 029 adresowa o parzystości i adres zostająporównane ijeżeli występuje błąd, trzeci układ logiczny 66 zmieniapoziom wewnętrznego sygnału błędu adresu układu mostka PIB ADD ERR. Sygnałjest blokowany na oddzielnej blokadzie 68, na której jest dostępny dla urządzeń podrzędnych PCI 62.
Poniżej przedstawiono podstawowy opis działania pierwszego układu logicznego 60 do generowania błędu parzystości adresu i sygnału PCI, z bardziej dokładnym opisem odpowiedzi na błąd parzystości adresu, wraz z wykresem czasowym przedstawionym na figurze 4.
Jeżeli urządzenie nadrzędne 42 chce wykonać transakcję pomiędzy urządzeniem nadrzędnym a jednym z urządzeń podrzędnych PCI 62, urządzenie nadrzędne 42 aktywuje sygnał FRAME#, adres i informację o parzystości adresu na szynie PCI 30. Pierwszy układ logiczny 60 do generowania błędu parzystości adresu i sygnału PCI w układzie mostkowym 34 odbiera sygnał FRAME# i informację o adresie w drugim układzie logicznym 64, gdzie jest blokowany w celu wykorzystania w układzie mostkowym 34. Zablokowane sygnały FRAME# i adresu są umieszczane na wewnętrznej szynie PCI 63, na której są dostępne dla urządzeń podrzędnych PCI 62. Urządzenia podrzędne PCI 62 dekodują zablokowany adres i ustalają, czy określone urządzenie podrzędne PCI 62 ma odpowiedzieć urządzeniu nadrzędnemu 42. Jedno z urządzeń podrzędnych PCI 62, przy założeniu że dekodowanie wskazuje, że to określone urządzenie PCI 62 ma odpowiedzieć, aktywuje sygnał wyboru urządzenia DEVSEL# na wewnętrznej blokowanej szynie PCI 63. Drugi układ logiczny 64 aktywuje sygnał wyboru urządzenia DEVSEL# na szynie PCI, z której jest on odbierany przez urządzenie nadrzędne 42. Określona transakcja wykonywana jest wtedy, gdy oba sygnały IRDY# i TRDY# są aktywne.
W całym powyższym opisie działania przyjmuje się, że sprawdzanie adresu i informacji o parzystości adresu nie spowodowało wygenerowania sygnału błędu parzystości adresu. Sprawdzanie to wykonuje się jednocześnie z dekodowaniem adresu przez urządzenie podrzędne PCI 62.
Załóżmyjednak, że sprawdzenie informacji o parzystości adresu przez trzeci układ logiczny 66 wskazuje, że występuje błąd parzystości adresu. Załóżmy również, że jedno z urządzeń podrzędnych PCI 62 przypisało sobie adres aktywując sygnał DEVSEL#. Trzeci układ logiczny 66 aktywuje wewnętrzny sygnał błędu parzystości adresu układu mostka PIB ADD ERR i jest on blokowany przez blokadę 68. Zablokowany sygnał błędu parzystości adresu jest przesyłany do urządzeń podrzędnych PCI 62. Urządzenie podrzędne PCI 62, które przypisało sobie adres, wykonuje wtedy przerwanie urządzenia docelowego transakcji między urządzeniem nadrzędnym i podrzędnym. Uzyskuje się to przez dezaktywację sygnału wyboru urządzenia DEVSEL# i aktywację sygnału zatrzymania STOP# przez urządzenie podrzędne PCI 62. Zablokowany wewnętrzny sygnał błędu parzystości adresu układu mostka jest dostarczany do drugiego układu logicznego 64, który odebrał również sygnał wyboru urządzenia. Gdy drugi układ logiczny 64 odbierze zablokowany sygnał błędu parzystości adresu i sygnał wyboru urządzenia DEVSEl#, to układ ten zapobiega rozchodzeniu się (blokowaniu) sygnału wyboru urządzenia DEVSEL# i sygnału zatrzymania urządzenia podrzędnego po szynie PCI 30. Przerwanie urządzenia docelowego nie jest więc widoczne na szynie PCI 30 dla urządzenia nadrzędnego 42. Jeżeli żadne inne urządzenie podrzędne na szynie PCI 30 nie przypisze sobie adresu poprzez aktywację sygnału wyboru urządzenia DEVSEL# w określonym wcześniej okresie czasu po aktywowaniu sygnału FRAME# przez urządzenie nadrzędne 42, urządzenie nadrzędne 42 wykona przerwanie urządzenia nadrzędnego.
Należy zauważyć, że aktywacja sygnału wyboru urządzenia DEVSEL# nie mogła zostać opóźniona przez urządzenie podrzędne PCI 62 aż do zdekodowania odblokowanej wewnętrznej informacji o błędzie parzystości adresu układu mostkowego, ponieważ protokół szyny PCI wymaga, aby urządzenie podrzędne PCI 62 szybko odpowiedziało wewnętrznie, w pierwszym takcie po aktywacji sygnału FRAME#, tak aby odpowiedź zewnętrzna, która jest wolną odpowiedzią, w trzecim takcie po aktywacji sygnału FRAME#, była możliwa w obrębie ograniczeń czasowych protokołu szyny PCI.
Zostanie teraz wyjaśniona szczegółowo odpowiedź na błąd parzystości adresu, z odniesieniem do wykresu czasowego z fig. 4.
180 029
Urządzenie nadrzędne 42 aktywuje sygnał ramki FRAME# i informacji o adresie wtakcie 1. Informacja tajest blokowana w drugim układzie logicznym 64 w takcie 2. Podczas taktu 2 informacja o parzystości adresu jest odbierana z urządzenia nadrzędnego 42. Informacja ta jest porównywana z adresem przez trzeci układ logiczny 66 podczas taktu 2. Jednocześnie ze sprawdzaniem informacji o parzystości przez trzeci układ logiczny 66, urządzenie podrzędne PCI 62 widzi aktywowany zablokowany sygnał FRAME# i dekoduje zablokowany adres.
W tym przypadku porównanie przez trzeci układ logiczny 66 informacji.o parzystości adresu z adresem wskazuje na błąd parzystości adresu. Układ sprawdzający generuje więc wewnętrzny sygnał błędu parzystości adresu układu mostkowego PIB aDd ERR na końcu taktu 2. Sygnał ten jest blokowany (BLOKOWANY PIB ADD ERR) w takcie 3. Jednak urządzenie podrzędne PCI 62, które zdekodowało adres, odpowiada na zablokowany sygnał FRAME# w takcie 3, aby spełnić wymagania czasowe szyny PCI 30 przez aktywację sygnału wyboru urządzenia DEYSEL#. Urządzenie podrzędne PCI 62 działa więc wewnętrznie jako szybkie urządzenie podrzędne PCI, ponieważ odpowiada w obrębie jednego cyklu po odebraniu zablokowanego sygnału FRAME#. Dla urządzenia nadrzędnego PCI 42, które odbiera sygnał wyboru urządzenia DEVSEL# z urządzenia podrzędnego, gdy nie ma błędu parzystości adresu, trzy cykle po aktywacji sygnału ramki FRAME#, urządzenie podrzędne PCI 62 jest powolnym urządzeniem podrzędnym.
Do cyklu zegarowego 4 urządzenie nadrzędne PCI 62 rozpoznaje zablokowany sygnał błędu parzystości adresu PIB ADD ERR i wykona wewnętrzne przerwanie urządzenia docelowego dezaktywując sygnał wyboru urządzenia DEVSEL# i aktywując sygnał zatrzymania STOP#. W rezultacie zatrzymuje to wykonywanie transakcji pomiędzy urządzeniami nadrzędnym i podrzędnym przez urządzenie podrzędne PCI 62. Drugi układ logiczny 64 zapobiegł rozchodzeniu się sygnału wyboru urządzenia DEVSEL# i sygnału zatrzymania STOP# po szynie PCI 30 jako przerwanie urządzenia docelowego, które byłoby widoczne dla urządzenia nadrzędnego 42. Drugi układ logiczny 64 blokuje sygnały DEVSEL# i STOP# w odpowiedzi na odbiór blokowanego sygnału błędu parzystości adresu PIB ADD ERR z blokady 68 i sygnału wyboru urządzenia DEVSEL# aktywowanego przez urządzenie podrzędne PCI 62. Na zewnątrz sygnał wyboru urządzenia DEV SEl# pozostaj e nieaktywny (na wysokim poziomie) i sygnał zatrzymania STOP# również pozostaje nieaktywny, jak widać w sygnałach maskowanych na fig. 4. Inne urządzenie podrzędne na szynie PCI 30 może przypisać sobie adres albo zewnętrzne urządzenie nadrzędne PCI 42 wykona przerwanie urządzenia nadrzędnego jeżeli nie odbierze sygnału wyboru urządzenia DEVSEL# z innego urządzenia podrzędnego PCI na szynie PCI 30.
Bez takiego rozwiązania sygnał wyboru urządzenia DEVSEL# zostałby aktywowany na szynie PCI 30 jak pokazująniemaskowane sygnały na dole fig. 4, po czym następuje sygnał zatrzymania PCI w takcie 5. Spowodowałoby to niepożądane przerwanie urządzenia docelowego na szynie PCI 30.
Dzięki rozwiązaniu według wynalazku wymagane zakończenie przerwania urządzenia nadrzędnego z powodu błędu parzystości adresu jest wykonywane przez układ mostkowy 34, mimo zastosowania mechanizmu przerwania urządzenia docelowego w celu spełnienia wymagań technologicznych i czasowych. Umożliwia to wykonanie układu mostkowego w wolniejszej, tańszej technologii niż byłoby to możliwe w innym przypadku.
Przerwanie urządzenia docelowego wygenerowane wewnętrznie z wewnętrznego blokowanego sygnału informacyjnego błędu parzystości adresu układu mostkowego zapewnia, że w najgorszym przypadku warunków granicznych wewnętrzne urządzenie PCI 62 zapewni właściwe sterowanie automatem stanu. Gdyby zastosowano nieblokowany sygnał błędu parzystości adresu do wykonania wewnętrznego przerwania urządzenia nadrzędnego, w naj gorszych warunkach wystąpiłoby nieprzewidziane zachowanie.
180 029 r
180 029
FIG. 4
ZEGAR PCI PCI FRAME#
PCI AD#
PCI PAR
PCIPERR#
PCI IRDY#
BLOKOWANY PCI FRAME#
BLOKOWANY PCI A/D
| (adres 1 dane | |||||||
| -IsDRES | | DPAR | ||||||
| 1 | | | ||||||
| -L | Γ | ||||||
| 1 | J | ||||||
| KdRES i>ANE |
P!B_ADD_ERR blokowanyPIB_ADD_ERR
PCI SLAVE DEVSEL#
PCI SLAVE STOP#
MASKOWANY PRZEZ OKŁAD PCI DEVSEL# INTERFEJSU PCI
PCI STOP#
JEŻELI NIE MASKOWANY PCIDEVSEL# PRZEZ
OKŁAD
INTERFEJSU PCI
PCI STOP#
180 029
FIG.2
Departament Wydawnictw UP RP. Nakład 60 egz.
Cena 2,00 zł.
Claims (6)
- Zastrzeżenia patentowe1. System komputerowy z układem mostkowym pomiędzy dwiema szynami, zawierający pierwszą szynę, drugą szynę, co najmniej jedno urządzenie nadrzędne dołączone do pierwszej szyny, aktywujące informację adresową i informację o parzystości adresu na pierwszej szynie, oraz układ mostkowy dołączony do pierwszej i drugiej szyny, znamienny tym, że układ mostkowy (34) zawiera pierwszy układ logiczny (60) porównywania informacji adresowej i informacji o parzystości adresu oraz generowania sygnału błędu parzystości adresu, jeżeli występuje błąd parzystości adresu, z co najmniej jednym urządzeniem podrzędnym (62) odbierania sygnału błędu parzystości adresu i generowania w odpowiedzi sygnału przerwania urządzenia docelowego oraz drugim układem logicznym (64) zapobiegania przechodzeniu sygnału przerwania urządzenia docelowego do pierwszej szyny (30) w odpowiedzi na sygnał błędu parzystości adresu, który jest dołączony do pierwszej szyny (30).
- 2. System według zastrz. 1, znamienny tym, że pierwsza szyna (30) jest szyną łączenia kontrolerów peryferyjnych (PCI).
- 3. System według zastrz. 1, znamienny tym, że urządzenie podrzędne (62) zawiera układ dekodowania adresu, uaktywniania sygnału wyboru urządzenia dla urządzenia nadrzędnego (42) oraz wykonywania transakcji pomiędzy urządzeniem nadrzędnym i podrzędnym, jeżeli zdekodowany adres wskazuje, że urządzenie podrzędne (62) jest adresowane przez urządzenie nadrzędne (42) na pierwszej szynie (30).
- 4. System według zastrz. 3, znamienny tym, że urządzenie nadrzędne (42) zawiera układ wykonywania przerwania urządzenia nadrzędnego, jeżeli urządzenie nadrzędne (42) nie odbierze sygnału wyboru urządzenia w ustalonym z góry okresie czasu.
- 5. System według zastrz. 1, znamienny tym, że pierwszy układ logiczny (60) układu mostkowego (34) zawiera blokady (68) blokowania adresu i sygnału błędu parzystości adresu, przy czym urządzenie podrzędne (62) dekoduje zablokowany adres w odpowiedzi na zablokowany sygnał błędu parzystości adresu.
- 6. System według zastrz. 5, znamienny tym, że sygnał przerwania urządzenia docelowego obejmuje nieaktywny sygnał wyboru urządzenia i aktywny sygnał zatrzymania.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US35119494A | 1994-11-30 | 1994-11-30 | |
| PCT/GB1995/002726 WO1996017302A1 (en) | 1994-11-30 | 1995-11-23 | Bridge between two buses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL322007A1 PL322007A1 (en) | 1998-01-05 |
| PL180029B1 true PL180029B1 (pl) | 2000-12-29 |
Family
ID=23379968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL95322007A PL180029B1 (pl) | 1994-11-30 | 1995-11-23 | System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PL |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5724528A (pl) |
| EP (1) | EP0795157B1 (pl) |
| JP (1) | JP3251830B2 (pl) |
| KR (1) | KR0167817B1 (pl) |
| CN (1) | CN1086819C (pl) |
| BR (1) | BR9505208A (pl) |
| CA (1) | CA2160500C (pl) |
| CZ (1) | CZ290956B6 (pl) |
| DE (1) | DE69507715D1 (pl) |
| PL (1) | PL180029B1 (pl) |
| WO (1) | WO1996017302A1 (pl) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519555B1 (en) * | 1996-09-30 | 2003-02-11 | International Business Machines Corporation | Apparatus and method of allowing PCI v1.0 devices to work in PCI v2.0 compliant system |
| US5944808A (en) * | 1997-01-31 | 1999-08-31 | Sun Microsystems, Inc. | Partial parity correction logic |
| KR100213187B1 (ko) | 1997-03-20 | 1999-08-02 | 윤종용 | 에러 마스터 검출장치 |
| US6108738A (en) * | 1997-06-10 | 2000-08-22 | Vlsi Technology, Inc. | Multi-master PCI bus system within a single integrated circuit |
| EP0902372A1 (en) * | 1997-09-13 | 1999-03-17 | Ming-Cheng Lin | PCI I/O interface card |
| US5983024A (en) * | 1997-11-26 | 1999-11-09 | Honeywell, Inc. | Method and apparatus for robust data broadcast on a peripheral component interconnect bus |
| US6018810A (en) * | 1997-12-12 | 2000-01-25 | Compaq Computer Corporation | Fault-tolerant interconnection means in a computer system |
| GB2332541B (en) * | 1997-12-20 | 2002-12-04 | Ibm | Boot failure recovery system and method |
| KR100293950B1 (ko) * | 1998-01-22 | 2001-08-07 | 윤종용 | 주변소자 내부연결 버스 모니터를 이용한 장애 감지 장치 및 방법 |
| US6223299B1 (en) * | 1998-05-04 | 2001-04-24 | International Business Machines Corporation | Enhanced error handling for I/O load/store operations to a PCI device via bad parity or zero byte enables |
| US6141757A (en) * | 1998-06-22 | 2000-10-31 | Motorola, Inc. | Secure computer with bus monitoring system and methods |
| US6119191A (en) * | 1998-09-01 | 2000-09-12 | International Business Machines Corporation | Performing PCI access cycles through PCI bridge hub routing |
| US6374318B1 (en) | 1998-10-16 | 2002-04-16 | Dell Usa, L.P. | Filter-circuit for computer system bus |
| US6425023B1 (en) | 1999-03-24 | 2002-07-23 | International Business Machines Corporation | Method and system for gathering and buffering sequential data for a transaction comprising multiple data access requests |
| US6502157B1 (en) | 1999-03-24 | 2002-12-31 | International Business Machines Corporation | Method and system for perfetching data in a bridge system |
| US6449678B1 (en) | 1999-03-24 | 2002-09-10 | International Business Machines Corporation | Method and system for multiple read/write transactions across a bridge system |
| US6286074B1 (en) | 1999-03-24 | 2001-09-04 | International Business Machines Corporation | Method and system for reading prefetched data across a bridge system |
| US6769035B1 (en) | 2000-04-07 | 2004-07-27 | Infineon Technologies North America Corp. | Same single board computer system operable as a system master and a bus target |
| US7120836B1 (en) * | 2000-11-07 | 2006-10-10 | Unisys Corporation | System and method for increasing cache hit detection performance |
| US6898740B2 (en) * | 2001-01-25 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Computer system having configurable core logic chipset for connection to a fault-tolerant accelerated graphics port bus and peripheral component interconnect bus |
| US7281171B2 (en) * | 2003-01-14 | 2007-10-09 | Hewlwtt-Packard Development Company, L.P. | System and method of checking a computer system for proper operation |
| US20080148104A1 (en) * | 2006-09-01 | 2008-06-19 | Brinkman Michael G | Detecting an Agent Generating a Parity Error on a PCI-Compatible Bus |
| JP5350677B2 (ja) * | 2008-05-19 | 2013-11-27 | 株式会社東芝 | バス信号制御回路、及び、バス信号制御回路を備えた信号処理回路 |
| US9542251B2 (en) * | 2013-10-30 | 2017-01-10 | Oracle International Corporation | Error detection on a low pin count bus |
| JP2019004205A (ja) * | 2017-06-12 | 2019-01-10 | 株式会社村田製作所 | 転送装置 |
| CN118400223A (zh) * | 2024-06-25 | 2024-07-26 | 深圳市速腾聚创科技有限公司 | 总线桥接器、芯片及其激光雷达 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8828817D0 (en) * | 1988-12-09 | 1989-01-18 | Int Computers Ltd | Data processing apparatus |
| US5325499A (en) * | 1990-09-28 | 1994-06-28 | Tandon Corporation | Computer system including a write protection circuit for preventing illegal write operations and a write poster with improved memory |
| US5255374A (en) * | 1992-01-02 | 1993-10-19 | International Business Machines Corporation | Bus interface logic for computer system having dual bus architecture |
| US5249188A (en) * | 1991-08-26 | 1993-09-28 | Ag Communication Systems Corporation | Synchronizing two processors as an integral part of fault detection |
| US5313627A (en) * | 1992-01-02 | 1994-05-17 | International Business Machines Corp. | Parity error detection and recovery |
| US5341480A (en) * | 1992-04-09 | 1994-08-23 | Apple Computer, Inc. | Method and apparatus for providing a two conductor serial bus |
| US5392407A (en) * | 1992-12-24 | 1995-02-21 | Ncr Corporation | Multi-port processor with peripheral component interconnect port and rambus port |
| US5404559A (en) * | 1993-03-22 | 1995-04-04 | Compaq Computer Corporation | Apparatus for asserting an end of cycle signal to a processor bus in a computer system if a special cycle is detected on the processor bus without taking action on the special cycle |
| US5396602A (en) * | 1993-05-28 | 1995-03-07 | International Business Machines Corp. | Arbitration logic for multiple bus computer system |
| US5499346A (en) * | 1993-05-28 | 1996-03-12 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5455915A (en) * | 1993-12-16 | 1995-10-03 | Intel Corporation | Computer system with bridge circuitry having input/output multiplexers and third direct unidirectional path for data transfer between buses operating at different rates |
| US5471590A (en) * | 1994-01-28 | 1995-11-28 | Compaq Computer Corp. | Bus master arbitration circuitry having improved prioritization |
-
1995
- 1995-10-13 CA CA002160500A patent/CA2160500C/en not_active Expired - Lifetime
- 1995-11-16 JP JP29866995A patent/JP3251830B2/ja not_active Expired - Lifetime
- 1995-11-17 BR BR9505208A patent/BR9505208A/pt not_active Application Discontinuation
- 1995-11-17 CN CN95119634A patent/CN1086819C/zh not_active Expired - Lifetime
- 1995-11-23 WO PCT/GB1995/002726 patent/WO1996017302A1/en active IP Right Grant
- 1995-11-23 PL PL95322007A patent/PL180029B1/pl unknown
- 1995-11-23 EP EP95937966A patent/EP0795157B1/en not_active Expired - Lifetime
- 1995-11-23 DE DE69507715T patent/DE69507715D1/de not_active Expired - Lifetime
- 1995-11-23 CZ CZ19971560A patent/CZ290956B6/cs not_active IP Right Cessation
- 1995-11-29 KR KR1019950044781A patent/KR0167817B1/ko not_active IP Right Cessation
-
1996
- 1996-07-19 US US08/683,867 patent/US5724528A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3251830B2 (ja) | 2002-01-28 |
| US5724528A (en) | 1998-03-03 |
| EP0795157A1 (en) | 1997-09-17 |
| CA2160500C (en) | 1999-11-09 |
| WO1996017302A1 (en) | 1996-06-06 |
| CN1086819C (zh) | 2002-06-26 |
| DE69507715D1 (de) | 1999-03-18 |
| JPH08235104A (ja) | 1996-09-13 |
| BR9505208A (pt) | 1997-09-16 |
| CZ9701560A3 (cs) | 2002-05-15 |
| CN1151049A (zh) | 1997-06-04 |
| CA2160500A1 (en) | 1996-05-31 |
| CZ290956B6 (cs) | 2002-11-13 |
| KR0167817B1 (ko) | 1999-01-15 |
| KR960018949A (ko) | 1996-06-17 |
| EP0795157B1 (en) | 1999-02-03 |
| PL322007A1 (en) | 1998-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| PL180029B1 (pl) | System komputerowy z ukladem mostkowym pomiedzy dwiema szynami PL PL PL | |
| US5499346A (en) | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus | |
| US5613075A (en) | Method and apparatus for providing deterministic read access to main memory in a computer system | |
| KR100610151B1 (ko) | 다중구성 백플레인 | |
| US4864496A (en) | Bus adapter module for interconnecting busses in a multibus computer system | |
| KR100610152B1 (ko) | 다중 시스템 프로세서간의 전환 방법 | |
| US4939643A (en) | Fault tolerant digital data processor with improved bus protocol | |
| US4979097A (en) | Method and apparatus for interconnecting busses in a multibus computer system | |
| KR100610153B1 (ko) | 다중 시스템 호스트간의 전환 방법 | |
| PL180351B1 (pl) | System komputerowy z ukladem mostkowym dla laczenia pierwszej i drugiej szyny PL PL | |
| EP0801352B1 (en) | Data processing system | |
| US6134579A (en) | Semaphore in system I/O space | |
| US5717873A (en) | Deadlock avoidance mechanism and method for multiple bus topology | |
| EP0979451A1 (en) | Digital data processing methods and apparatus for fault isolation | |
| KR100558667B1 (ko) | 다중 시스템 호스트를 사용하여 버스를 제어하는 방법 | |
| US5805844A (en) | Control circuit for an interface between a PCI bus and a module bus | |
| US4144565A (en) | Input/output interface connector circuit for repowering and isolation | |
| US4837767A (en) | Bus adapter module with improved error recovery in a multibus computer system | |
| US6898732B1 (en) | Auto quiesce | |
| US5371863A (en) | High speed processor bus extension | |
| JP3836485B2 (ja) | デバイスコントローラ | |
| US5247685A (en) | Interrupt handling in an asymmetric multiprocessor computer system | |
| JPH0973429A (ja) | コンピュータシステム及びバス間制御回路 | |
| JPS63101948A (ja) | デ−タ処理装置 | |
| EP0472753A1 (en) | Multiprocessor system having selective global data replication |