CZ290956B6 - Počítačový systém - Google Patents

Abstract

M stkov² ip (34) PCI/ISA (d le m stek) je p°ipojen mezi prvn sb rnici (30), p°ednostn PCI sb rnici, a druhou sb rnici (32), p°ednostn ISA sb rnici, v po ta ov m syst mu. PCI master (42) v syst mu aktivuje informace o adrese a adresn parit na prvn sb rnici (30) pro zah jen transakce master-slave p°es PCI sb rnici. M stek (34) obsahuje logiku (60) pro porovn v n informac o adrese a adresn parit a generov n sign lu chyby adresn parity, nastane-li chyba adresn parity. M stek (34) tak obsahuje pam ov² PCI slave (40), kter² p°ij m sign l chyby adresn parity a generuje jako odezvu sign l c lov ho zru en , po adoval-li ji pam ov² PCI slave (40) adresu aktivac sign lu v²b ru za° zen . M stek (34) tak obsahuje logiku, kter zamezuje sign lu c lov ho zru en v °en na prvn sb rnici (30), kdykoli tato logika p°ijme jak sign l o chyb adresn parity, tak sign l v²b ru za° zen . To umo uje masteru prov st zru en mastera a zabra uje PCI slavu (40) na m stku v prov d n c lov ho zru en , nastane-li chyba adresn parity.\

Description

Oblast techniky

Vynález se týká digitálního počítačového systému.

V počítačových systémech jsou elektronické čipy a jiné součástky navzájem propojeny sběrnicemi. Široký výběr součástek lze připojit na sběrnici zajišťující vzájemné propojení mezi všemi zařízeními, která jsou ke sběrnici připojena. Jeden typ sběrnice, který získal široké průmyslové uznání, je sběrnice průmyslové standardní architektury (ISA). Sběrnice ISA má dvacet čtyři (24) paměťových adresových vodičů, které tudíž zajišťují podporu pro až šestnáct (16) megabytů paměti. Široké uznání sběrnice ISA mělo za následek návrh velmi velkého procenta zařízení pro použití na sběrnici ISA. Vstupní/výstupní zařízení o vyšší rychlosti obvykle používaná v počítačových systémech však vyžadují rychlejší sběrnice.

Dosavadní stav techniky

Řešením obecného problému posílání a příjmu dat z procesoru na jakékoli vysokorychlostní vstupní zařízení je lokální sběrnice. Na rozdíl od sběrnice ISA, která pracuje relativně pomalu s omezenou šířkou pásma, komunikuje lokální sběrnice na systémové rychlosti a přenáší data ve 32bitových blocích. Stroje s lokální sběrnicí odstraňují z hlavní systémové sběrnice ta rozhraní, která potřebují rychlou odezvu, jako například paměť, displej a diskové mechaniky. Jedna taková lokální sběrnice, která začíná být přijímána v průmyslu, je sběrnice propojení periferních součástek (PCI). Sběrnice PCI může být 32 nebo 64 bitová cesta pro vysokorychlostní datový přenos. PCI sběrnice je v podstatě paralelní datová cesta opatřená vedle sběrnice ISA. Systémový procesor a paměť mohou být například připojeny přímo k PCI sběrnici. Jiná zařízení, jako například grafické zobrazovací adaptéry, diskové řadiče, atd., mohou být také připojeny přímo nebo nepřímo (např. hostitelským můstkem) k PCI sběrnici.

Můstkový čip je zajištěn mezi PCI sběrnicí a ISA sběrnicí, aby zajistil komunikaci mezi zařízeními na těchto dvou sběrnicích. Můstkový čip v podstatě překládá sběmicové cykly ISA na sběmicové cykly PCI a naopak.

Mnoho ze zařízení připojených ke sběrnici PCI a sběrnici ISA jsou zařízení master (hlavní), která mohou provádět zpracování nezávisle na sběrnici nebo jiných zařízeních. Jistá zařízení připojená ke sběrnicím jsou považována za slavě zařízení (vedlejší) nebo cílová zařízení, která přijímají příkazy a odpovídají na požadavky hlavního zařízení. Podle PCI protokolů vyhlášených ve specifikaci PCI potřebuje PCI slavě odpovědět zařízení master, který požaduje transakci s tímto slavem, během určitého předem stanoveného časového období, například pěti hodinových impulzů poté, co PCI master aktivoval rámcový signál.

Při normální PCI transakci aktivuje PCI master rámcový signál (FRAME#) spolu s adresovým signálem a informacemi o adresní paritě. PCI slavě připojený k PCI sběrnici dekóduje adresu po detekování rámcového signálu na PCI sběrnici, aby určil, zda je slavě adresován PCI masterem. Určí-li PCI slavě, že je adresován masterem, aktivuje signál volby zařízení (DEVSEL#), aby požádal o cyklus. Zároveň však slavě porovnává informace o adresní paritě s adresou vyslanou PCI masterem. Je-li tímto PCI slavem detekována chyba parity adresy, může provést zrušení mastera (master-abort), vykonat cílové zrušení (target-abort) deaktivací signálu volby zařízení (DEVSEL#) a aktivací stop signálu (STOP#), nebo paritní chybu ignorovat. Cílové zrušení ukončuje cyklus transakce master-slave i v případě, chtěl-li master provést transakci s odlišným slavem a daný odlišný slavě byl schopen na transakci reagovat.

-1 CZ 290956 B6

PCI master také může provést zrušení mastera a udělá tak, nepodaří-li se mu přijmout signál volby zařízení DEVSEL# od PCI zařízení slavě během určitého časového období po aktivaci FRAME# PCI masterem. Předem určené časové období může být například pět hodinových cyklů po aktivaci FRAME#. Neúspěch v přijetí signálu volby zařízení DEVSEL# ukazuje to, že 5 žádný PCI slavě nepožadoval cyklus, takže PCI master účinně ukončí transakční cyklus masterslave.

Můstkový čip rozhraňující mezi sběrnicí PCI a sběrnicí ISA může být nakonfigurován tak, aby obsahoval prvky pracující jako PCI slavě. Problém s takovýmto uspořádáním je však ten, že 10 zařízení PCI slavě na můstkovém čipu musí odpovědět na FRAME# na PCI sběrnici během časových limitů definovaných protokolem PCI sběrnice. To je obtížné zejména jedná-li se o můstkový čip o relativně malé rychlosti. Pro zajištění odezvy na PCI master během určeného časového období musí PCI slavě uvnitř můstkového čipu odpovědět jako rychlé PCI zařízení aktivováním signálu volby zařízení během hodinového cyklu po přijetí FRAME#. Můstkový čip 15 by poté aktivoval v následujících cyklech signál volby zařízení DEVSEL# na PCI sběrnici a na

PCI masteru. Jakmile je signál volby zařízení DEVSEL# aktivován PCI zařízením slavě, není možné zakončení zrušením mastera, pouze cílovým zrušením.

Kvůli paritní chyběje však možné, že PCI slavě uvnitř můstkového čipu není zamýšleným cílem 20 PCI mastera pro transakci master-slave, v takovémto případě je cílové zrušení nevhodné, protože transakce master-slave je míněna pro jiný slavě, který by eventuelně mohl ještě požadovat adresu. Můstek tudíž provede kontrolu na chybu parity adresy s použitím adresy a informací o paritě adresy, poskytnutých PCI masterem. Určí-li můstek chybu parity adresy, zajistí pro PCI slavě uvnitř můstku signál chyby adresní parity. Kvůli rychlé odezvě požadované PCI protoko25 lem však PCI slavě potřebuje aktivovat signál volby zařízení DEVSEL# během časového období předtím, než může můstek zkontrolovat chybu parity adresy a generovat signál chyby adresní parity pro PCI slavě na můstku. Existuje proto dilema vzniklé požadavkem aktivace signálu volby zařízení DEVSEL# interně PCI zařízením slavě tak, aby mohla být provedena odezva pro master během předem určeného časového období pro PCI transakce, a zabráněním PCI zařízení 30 slavě uvnitř můstku v generování cílového přerušení na PCI sběrnici, protože určeným cílem může být jiný slavě.

Podstata vynálezu

Předmětem vynálezu je tudíž zajistit vylepšený počítačový systém, ve kterém je tomuto problému zabráněno, nebo ve kterém je zmírněn.

Tento účel je splněn vynálezem nárokovaným v nároku 1.

Tento vynález zajišťuje výhodu v tom, že umožňuje PCI zařízení slavě uvnitř můstku odpovídat během časových období určených sběmicovým protokolem PCI, protože můstek současně určuje, zda se vyskytuje chyba parity adresy, a zabraňuje signálu cílového zrušení (signál volby zařízení a signál stop) v tom, aby byl šířen ven z můstkového čipu v případě, že nastane chyba 45 parity adresy.

Vynález se týká takzvaného můstkového čipu spojujícího dvě sběrnice v systému s více sběrnicemi, přičemž tyto dvě sběrnice jsou typu ISA sběrnice (sběrnice architektury průmyslového standardu). Uvedená ISA sběrnice tvoří systémovou sběrnici a uvedená PCI sběrnice je použita 50 k propojení periferních zařízení fungujících jako master a slavě jednotky na uvedené PCI sběrnici.

V takovýchto konvenčních systémových architekturách v případech, kde uvedený můstkový čip je zkonfigurován, tak, aby obsahoval prvky pracující jako PCI slávy. PCI slávy na můstkovém

-2CZ 290956 B6 čipu musí reagovat na aktivaci zprávy PCI mastera (FRAME#) aktivací volby zařízení (DEVSEL#) během předem určeného časového období. Nepodaří-li se mu to, což je často případ použití můstkových čipů o relativně malé rychlosti, vykoná PCI master zrušení mastera. Je-li však jednou volba zařízení (DEVSEL#) aktivována slavem, není možné zrušení mastera, pouze cílové zrušení.

Tudíž v případech, kde slavě byl nesprávně adresován (a tudíž není zamýšleným cílem) a aktivoval svůj signál volby zařízení (DEVSEL#) pro PCI master, není cílové zrušení vhodné, protože transakce master-slave je míněna pro jiný slavě, který by stále ještě mohl požadovat transakční adresu.

Předmětem tohoto vynálezu je tudíž navrhnout můstkový čip, který překoná výše uvedený problém nesprávného cílového zrušení provedeného PCI masterem.

Tento vynález dosahuje uvedeného předmětu uspořádání můstkového čipu, který současně určuje, zda nastala chyba adresní parity a který zabraňuje signálu cílového zrušení v šíření ven z uvedeného můstkového čipu kdykoli uvedený můstkový čip přijme signál o chybě adresní parity a signál výběru zařízení (DEVSEL#). To umožňuje zařízení master provést zrušení mastera a zabraňuje zařízení slavě na můstkovém čipu v provedení cílového zrušení v případě chyby adresování.

Přehled obrázků na výkresech

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na výkresech, na kterých představuje obr. 1 perspektivní pohled počítačového systému, který může ztělesňovat tento vynález, obr. 2 blokový diagram provedení tohoto vynálezu uvnitř počítačového systému obrázku 1, obr. 3 blokový diagram prvku chyby parity adresy a generace PCI signálu můstku sestrojeného podle provedení tohoto vynálezu, obr. 4 časový diagram odezxy chyby parity adresy, ve kterém je externí PCI zrušení mastera vytvořeno z interního PCI cílového zrušení podle provedení tohoto vynálezu.

Příklady provedení vynálezu

Nyní s odkazem na obrázky a zejména s odkazem na obrázek 1 je konvenční počítač 10 typu, pro který je vynález zvláště užitečný. Počítač 10, který je přednostně ale nikoli nutně typu využívajícího osobní počítač IBM nebo podobný systém, obsahuje konzolový kryt 12, ve kterém je uspořádána deska obvodu plošného spoje, obsahující nezbytné obvody včetně čipů mikroprocesoru aBIOSu, řadičů, paměti s přímým přístupem, a jiný hardware. Počítač bude také obsahovat zobrazovací jednotku 14 a klávesnici 16 připojené ke krytu 12 kabelem 18. Velkokapacitní paměťová média obsahují mechaniku pevného disku uvnitř pouzdra a je uživateli nepřístupný a uživatelsky přístupné pružné disky stejně jako volitelně přehrávače 20 a 22 CDROM.

Obrázek 2 je blokový diagram počítačového systému sestrojeného podle provedení tohoto vynálezu. Systém obsahuje první sběrnici 30, přednostně PCI sběrnici, druhou sběrnici 32, přednostně ISA sběrnici, s množstvím ISA masterů 36 a ISA slavů 38. k první sběrnici 30 je připojeno množství-paměťových PCI slavů 40.

-3CZ 290956 B6

Můstek 34 obsahuje ISA rozhraní 43 připojené mezi druhou sběrnicí 32 a systémovou sběrnicí 44. PCI rozhraní 46 je opatřeno mezi první sběrnicí 30 a systémovou sběrnicí 44. Můstek 34 má také DMA řadič 50, přičemž DMA je zangl. direct memory access tj. řadič přímého přístupu do paměti, programovatelné I/O (PIO) registry 52, přičemž I/O znamená vstupní/výstupní, a logiku 60 generování signálu chyby adresní parity a PCI signálu, která bude popsána později. DMA řadič 50 je připojen ke druhé sběrnici 32. Můstek 34 zajišťuje rozhraní mezi první sběrnicí 30 a druhou sběrnicí 32.

ISA rozhraní 43 ISA sběrnice v můstku 34 překládá cykly ISA sběrnice do cyklu systémové sběrnice pro použití můstkem 34. PCI rozhraní 46 PCI sběrnice překládá cykly PCI sběrnice z první sběrnice 30 na cykly systémové sběrnice pro můstek 34· DMA řadič 50 ovládá DMA řízení přístupů do paměti uvnitř systému. DMA řadič 50 zajišťuje množství oddělených DMA kanálů, přes které jsou přenášeny přístupy do paměti včetně jednotlivých ISA masterů 36.

Buďto DMA řadič 50, nebo ISA master 36 ISA sběrnice může generovat přenosové cykly, protože DMA řadič 50 se chová jako sběmicový master na druhé sběrnici 32. Jak ISA master 36, tak DMA řadič 50 mohou přistupovat k paměti umístěné buďto na druhé, sběrnici 32, nebo na první sběrnici 30. Pro usnadnění popisu budou však v následujícím popise popsány příklady, ve kterých generuje ISA master 36 přenosové cykly. Když toto nastane. DMA řadič 50 se chová jako arbitrážní zařízení.

Obrázek 3 je blokový diagram logiky 60 generování signálu chyby adresní parity a PCI signálu vyznačené v můstku 34 v systému z obrázku 2. Logika 60 obsahuje v tomto příkladě množství PCI slavů 62, které jsou připojeny k vnitřní hradlové PCI sběrnici 63. Vnitřní PCI vstupní a výstupní hradlová a PCI rozhraňovací logika 64 (dále PCI hradlová a rozhraňovací logika 64) je připojena mezi první sběrnicí 30 a vnitřní hradlovou PCI sběrnicí 63. PCI hradlová a rozhraňovací logika 64 přijímá signály z první sběrnice 30 a z vnitřní hradlové PCI sběrnice 63 a zachycuje tyto signály pro použití můstkem 34 a logikou 60. Hradla jsou zapotřebí, protože první sběrnice 30 pracuje na vysoké rychlosti a zařízení PCI slavě 62 implementované pomalou technologií nemohou spolehlivě pracovat s nezachycenými signály.

PCI hradlová a rozhraňovací logika 64 přijímá z první sběrnice 30 adresové signály, rámcový signál (FRAME#), signál IRDY# (iniciátor připraven). Logika 64 posílá signál výběru zařízení (DEVSEI#), stop signál (#STOP) a signál cíl připraven (TRDY#). Zachycené verze každého z těchto signálů na vnitřní hradlové PCI sběrnici 63.

Adresa z první sběrnice 30 je také přijímána kontrolní logikou 66 pro generování a kontrolu adresní parity. Kromě nezachycené adresy přijímá kontrolní logika 66 pro generování a kontrolu adresní parity (dále kontrolní logika 66) nezachycené informace o paritě z první sběrnice 30. Nezachycené informace o adresní paritě a adresa jsou porovnány a nastane-li chyba, kontrolní logika 66 změní úroveň vnitřního můstkového signálu chyby adresy (PIB_ADD_ERR). Tento signál je zachycen v odděleném hradle 68, kde je dostupný zařízením PCI slavě 62.

Základní popis činnosti logiky 60 generování signálu chyby adresní parity a PCI signálu bude popsán s podrobnějším popisem odezvy chyby adresní parity včetně časového diagramu následujícím po tomto stručném popisu.

Požaduje-li master 42 provést transakci master-slave s jedním ze zařízení PCI slavě 62, master 42 aktivuje FRAME#, adresu a informace o adresní paritě na první sběrnici 30. Chyba adresní parity a logika 60 generování PCI signálu na můstku 34 přijme FRAME# a informace o adrese ve vnitřní PCI hradlové a rozhraňovací logice 64, kde jsou zachyceny pro použití v můstku 34. Zachycený FRAME# a adresové signály jsou umístěny na vnitřní hradlovou PCI sběrnici 63, kde jsou dostupné pro zařízení PCI slavě 62. Zařízení PCI slavě 62 dekódují zachycenou adresu

-4CZ 290956 B6 a určí, zda určitý PCI slavě 62 má odpovědět masteru 42. Jeden z PCI slavů 62, za předpokladu, že dekódování ukáže, že tento jednotlivý PCI slavě 62 by měl odpovědět, aktivuje signál výběru zařízení DEVSEL# na vnitřní hradlové PCI sběrnici 63. Vnitřní PCI hradlová a rozhraňovací logika 64 aktivuje signál výběru zařízení DEVSEL# na první sběrnici 30, kde je přijat masterem

42. Konkrétní transakce je poté provedena, jsou-li jak IRDY#, tak TRDY# aktivovány.

Veškerý výše uvedený popis činnosti předpokládá, že kontrola adresy a informací o adresní paritě nezpůsobila generaci signálu chyby adresní parity. Tato kontrola je vykonávána současně s tím, jak je adresa dekódována zařízeními PCI slavě 62.

Předpokládejme však nyní, že kontrola informací o adresní paritě vykonaná kontrolní logikou 66 indikuje, že nastala chyba adresní parity. Předpokládejme také, že jeden z PCI slavů 62 požadoval adresu aktivací DEVSEL#. Kontrolní logika 66 aktivuje vnitřní můstkový signál chyby adresní parity (PIB_ADD_ERR), kde je tento zachycen hradlem 68. Zachycený signál chyby adresní parity je poslán do PCI slavů 62. PCI slavě 62, který požadoval adresu poté vykoná cílové zrušení transakce master-slave. To je dokončeno deaktivací signálu výběru zařízení DEVSEL# a aktivací stop signálu STOP# PCI slavem 62. Zachycený vnitřní můstkový signál chyby adresní parity je poskytnut vnitřní PCI hradlové a rozhraňovací logice 64, která přijala také signál výběru zařízení. Jakmile vnitřní PCI hradlová a rozhraňovací logika 64 přijala jak zachycený signál chyby adresní parity, tak signál výběru zařízení DEVSEL#, zabrání logika 64 jak signálu výběru zařízení DEVSEL#, tak stop signálu slávu STOP# v šíření (v zachycení) na první sběrnici 30. Cílové zrušení tudíž není na první sběrnici 30 masterem 42 viděno. Nepožaduje-li žádný jiný slavě na první sběrnici 30 adresu aktivací signálu výběru zařízení DEVSEL# během předem určeného časového období poté, co master 42 aktivoval FRAME#, master 42 provede zrušení mastera.

Mělo by se vzít v úvahu, že aktivace signálu výběru zařízení DEVSEL# by neměla být zpožděna PCI slavem 62, dokud nejsou nezachycené vnitřní můstkové informace o chybě adresní parity dekódovány, protože protokol PCI sběrnice vyžaduje, aby PCI slavě 62 odpověděl vnitřně s rychlou odezvou (v prvním hodinovém impulzu po aktivaci FRAME#), aby vnější odezva, která je pomalá odezva (ve třetím hodinovém impulzu po aktivaci FRAME#), byla možná během časových omezení protokolu PCI sběrnice.

Podrobnější výklad odezvy chyby paritní adresy u uspořádání tohoto provedení bude nyní popsán s odkazem na časový diagram obrázku 4.

Master 42 aktivuje rámcový signál FRAME# a informace o adrese během hodinového impulzu L Tyto informace jsou zachyceny v PCI hradlové a rozhraňovací logice 64 během hodinového impulzu 2. Během hodinového impulzu 2 jsou z masteru 42 přijaty informace o adresní paritě. Tyto informace jsou kontrolní logikou 66 porovnány s adresou během hodinového impulzu 2. Současně s tím, kdy kontrolní logika 66 kontroluje informace o paritě, vidí PCI slavě 62 aktivovaný zachycený FRAME# a dekóduje zachycenou adresu.

V tomto příkladě porovnání kontrolní logikou 66 informací adresní parity s adresou indikuje chybu adresní parity. Kontrolní logika 66 tudíž generuje vnitřní můstkový signál chyby adresní parity (PIBADDERR) na konci hodinového impulzu 2. Tento signál je zachycen (LATCHED PIBADDERR) během hodinového impulzu 3. Avšak PCI slavě 62, který dekódoval adresu reaguje na zachycený FRAME# během hodinového impulzu 3, aby vyhověl časovacím požadavkům první sběrnice 30 (PCI sběrnice), aktivací signálu volby zařízení DEVSEL#. PCI slavě 62 tudíž pracuje vnitřně jako rychlý PCI slavě protože odpovídá během jednoho cyklu po přijetí zachyceného FRAME#. Avšak vzhledem k PCI masteru 42, kteiý přijímá signál výběru zařízení DEVSEL# z PCI slávu 62 (nenastane-li chyba adresní parity) tři cykly po aktivaci rámcového signálu FRAME#, je PCI slavě 62 pomalým slavem.

-5CZ 290956 B6

Do cyklu 4 rozezná PCI slavě 62 zachycený signál chyby adresní parity (signál PIBADDERR) a provede vnitřní cílové přerušení deaktivací signálu výběru zařízení DEVSEL# a aktivací stop signálu STOP#. To účinně zastaví PCI slavě 62 v provádění transakce master-slave. PCI hradlová a rozhraňovací logika 64 zamezila signálu výběru zařízení DEVSEL# a stop signálu 5 STOP# v šíření do první sběrnice 30 jako cílového zrušení, kde by bylo vidět masterem 42. PCI hradlová a rozhraňovací logika 64 zablokuje DEVSEL# a STOP# jako odezvu na příjem zachyceného PIB ADD ERR (zachyceného signálu chyby adresní parity) z hradla 68 a signálu volby zařízení DEVSEL# aktivovaného PCI slavem 62. Z vnějšku zůstane signál volby PCI zařízení DEVSEL# deaktivován (na vyšší úrovni) a PCI stop signál STOP# zůstane také ío deaktivován jak je vidět na maskovaných signálech na obrázku 4. Jiný slavě na první sběrnici 30 může požadovat adresu, nebo vnější PCI master 42 provede. Zrušení mastera, nepřijme-li signál volby zařízení DEVSEL# z jiného PCI slava na první sběrnici 30.

Bez tohoto provedení by byl signál volby PCI zařízení DEVSEL# aktivován na první sběrnici 30 15 jak je ukázáno nemaskovanými signály dole na obrázku 4, za kterými následuje PCI stop signál

STOP# během hodinového impulzu 5. To by nechtěně vnutilo cílové zrušení na první sběrnici 30.

S uspořádáním a způsobem tohoto vynálezu je provedeno požadované ukončení zrušením 20 mastera chyby adresní parity můstkem 34, přestože mechanismus cílového zrušení je použit k internímu vyhovění požadavkům technologie/časování. To umožňuje syntézu můstkového čipu pomalejší, méně nákladnou technologií, než by byla možná jinak.

Cílové zrušení generované vnitřně ze zachycených paritních vnitřních můstkových informací 25 o chybě adresní parity zajišťuje, že za nejhorších možných hraničních podmínek zaručí vnitřní

PCI slavě 62 řádné řízení stavů počítače. Kdyby byl k provedení vnitřního zrušení mastera použit nezachycený signál chyby adresní parity, mohlo by to mít za následek za nejhorších možných podmínek nepředvídatelné chování.

Claims (6)

1. PATENTOVÉ NÁROKY

   1. Počítačový systém, obsahující první sběrnici (30) a druhou sběrnici (32), master (42) připojený k první sběrnici (30) a aktivující informace o adrese a adresní paritě na sběrnici pro zahájení transakce master-slave přes první sběrnici (30), můstek (34) připojený mezi první sběrnici (30) a druhou sběrnici (32), přičemž můstek (34) obsahuje kontrolní logiku (66) pro 40 porovnávání informací o adrese a adresní paritě a generující signál chyby adresní parity, nastane- li chyba adresní parity, slavě (40), který přijímá signál chyby adresní parity a generuje jako odezvu signál cílového zrušení, vyznačující se tím, že dále obsahuje hradlovou a rozhraňovací logiku (64) pro zamezení signálu cílového zrušení v šíření na první sběrnici (30).

   45
2. 2. Počítačový systém podle nároku 1, vyznačující se tím, že první sběrnice (30) je

   PCI sběrnice.
3. 3. Počítačový systém podle nároku 2, vyznačující se tím, že slavě (40) obsahuje logiku pro dekódování adresy a aktivaci signálu výběru zařízení pro master a vykonání transakce 50 master-slave s masterem, indikuje-li dekódovaná adresa, že slavě je adresován masterem na první sběrnici (30).
4. 4. Počítačový systém podle nároku 3, vy z n a č uj í c í se t í m , že master (42) obsahuje hradlovou a rozhraňovací logiku (64) pro provádění zrušení mastera, nepodaří-li se masteru přijmout signál výběru zařízení během předem určeného časového období.
5. 5 5. Počítačový systém podle nároku 4, vyznačující se tím, že můstek (34) dále obsahuje hradla (68) pro zachytávání adresy a signálu chyby adresní parity, přičemž slavě (40) dekóduje zachycenou adresu a reaguje na zachycený signál chyby adresní parity.
6. 6. Počítačový systém podle nároku 5, vyznačující se tím, že signál cílového zrušení 10 obsahuje deaktivovaný signál výběru zařízení a aktivovaný stop signál.