JPH06214957A - マルチプロセサシステムの割込発生方法 - Google Patents
マルチプロセサシステムの割込発生方法Info
- Publication number
- JPH06214957A JPH06214957A JP5004894A JP489493A JPH06214957A JP H06214957 A JPH06214957 A JP H06214957A JP 5004894 A JP5004894 A JP 5004894A JP 489493 A JP489493 A JP 489493A JP H06214957 A JPH06214957 A JP H06214957A
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- JP
- Japan
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- cpu
- interrupt
- data
- bus
- 3ffh
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- Pending
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Abstract
て、割込信号数のＣＰＵの増加にともなう割込信号数の
増加を減じ、かつ僅かの部品の追加で単純化された割込
方法を提供する。 【構成】 ＣＰＵが割込要求をマルチポートＲＡＭの特
定のアドレスに書込み、デコーダーが割込先のＣＰＵを
呼び出し、呼び出されたＣＰＵがＲＡＭにアクセスして
割込の内容を認識し、当該割込を完了する。
Description
により構成されたマルチプロセサーシステムに関し、特
にマルチプロセサシステムの割込発生方法に関する。
生方法は、特開平4-100168に示すように各ＣＰＵから割
込みに必要な信号を相互に接続したり、割込みのバスを
マザーボード上に設定しその通路を通して必要な信号を
接続していた。図２は従来のマルチバスの割込みライン
で割込を発生するマルチプロセサシステムの要部の回路
図である。このマルチバスライン３０には、バスマスタ
ー２１と、バススレーブ２２、２３が接続されている。
バスマスター２１はマスターＣＰＵ２１１と、プログラ
マブル割込制御部２１２を含み、各バススレーブ２２、
２３はそれぞれ信号をストローブする割込フリップフロ
ップ２２１、２３１を含んでいる。各バススレーブ２
２、２３は割込みに際してマスターＣＰＵ２１１に対し
て既設のワイアリングを介して割込要求を出し、マスタ
ーＣＰＵ２１１が該要求に対してそれぞれのバスバッフ
ァを介してワイアリングを設定して割込を行なわせるも
のである。
ＰＵと、各ＣＰＵとデータの授受が可能なマルチポート
ＲＡＭと、各ＣＰＵとマスク可能に接続された割込バス
ラインとからなり、割込要求がマルチポートＲＡＭに記
録されると、マスターＣＰＵが割込ラインを割込バスラ
イン上に設定して割込を可能とする方法もある。
のマルチアクセスメモリーの割込発生方法は、ＣＰＵの
数が多くなると相互に割込をかけるためには多数の割込
信号数がマザーボード上に必要となる。例えば８個のＣ
ＰＵが相互に割込をかけ合えるようにするには、各々７
本の出力を要し、合計５６本の信号数が必要になり、多
大の信号数を要し、それなりの設備とソフトウエアを必
要とする欠点がある。本発明の目的は、上記の問題点を
解決するために、最少の信号数と設備数とで最大の割込
が可能なマルチアクセスメモリーの割込発生方法を提供
することである。
システムの割込発生方法は、割込を発生するＣＰＵが前
記マルチポートＲＡＭの特定のアドレスにデータを書込
み、該データに示されている割込先のＣＰＵに対してマ
ルチポートＲＡＭから割込をかけ、割込をかけられたＣ
ＰＵが前記データを読み取ることを可能とするものであ
る。また、前記データが割込情報の他に任意の情報を含
むことを可能とするものも本発明に含まれる。
定のアドレスに記録すると、該要求の中に示されている
割込先のＣＰＵに対してマルチポートＲＡＭから割込み
をかけるので、割込をかけられたＣＰＵはマルチポート
ＲＡＭ上の割込情報を読出して割込を達成することがで
きる。
て説明する。図１は本発明のマルチプロセサシステムの
割込発生方法が適用されたマルチプロセサシステムの要
部の接続図である。この実施例は、特開昭６１−１６６
６６７の発明に本発明を適用したものである。このシス
テムはＣＰＵ０、ＣＰＵ１、ＣＰＵ２と、バス３と、バ
スアービター４と、ＮＡＮＤゲート５と、デコーダー６
と、マルチポートＲＡＭ７と、バスバッファ１０、１
１、１２とを有する。また、これらの各装置はマザーボ
ード上に装着されている。ここで、バスバッファ１０、
１１、１２はそれぞれＣＰＵ０，ＣＰＵ１，ＣＰＵ２に
属する。
ＲＡＭ（以下ＲＡＭと略称する）７へのアクセスを行な
うには、ＲＥＱ信号を送出し、それに応じてバスアービ
ター４がＡＣＫ信号を送出することによって、当該ＣＰ
Ｕのバスバッファがイネーブルになりバス３を介してＲ
ＡＭ７をアクセスすることができる。このＲＡＭのアド
レスが０〜３ＦＦH までとしてあり、その状態でＮＡＮ
Ｄゲート５がアドレス３ＦＦH のデータがＨｉｇｈ（以
下Ｈと略記する）であることをチェックし、このとき出
力がＬｏｗ（以下Ｌと略記する）になるようにする。ま
た、デコーダー６の入力がバス３でＤ2、Ｄ1、Ｄ0 とす
ると、例えばＣＰＵ２からＣＰＵ１に割込をかけるとき
はアドレス３ＦＦHに２１Hのデータが書込まれ、それに
よりデコーダー６は信号ＩＮＴを出力しＣＰＵ１に割込
がかかる。割込がかけられたＣＰＵ１はその後アドレス
３ＦＦHデータを読み２１Hという内容から上位４ビット
が２H であるのでＣＰＵ２からの割込であることを認識
する。
以上をチェックし、デコーダー６の入力にＡ2，Ａ1，Ａ
0を入力すると、 信号ＩＮＴ０ ３Ｆ８ ＩＮＴ１ ３Ｆ９ ＩＮＴ２ ３ＦＡ というように、割込に対応したエリヤが確保されるの
で、このメモリー内には、割込を発生させたＣＰＵのデ
ータの他に、例えばコマンド等を入れることが可能とな
り、よりパフォーマンスが向上する。
けるＣＰＵがマルチポートＲＡＭの特定のアドレスに割
込要求を記録し、デコーダーが割込要求をデコードして
割込先に信号を送出しこれを受信したＣＰＵがマルチポ
ートＲＡＭに記録された割込情報を読出して割込処理を
実行することにより、多数に及ぶＣＰＵ相互間の割込信
号数をマザーボード上に設定する必要がなく、また共有
メモリー部に僅かの部品を追加するのみで単純化された
割込システムを構築できる効果がある。
適用されたマルチプロセサシステムの要部の接続図であ
る。
である。
Claims (2)
- 【請求項１】 マルチポートＲＡＭと、該マルチポート
ＲＡＭと相互にデータの授受を行なう少なくとも３つの
ＣＰＵとから成るマルチプロセサーシステムの割込発生
方法において、 割込を発生するＣＰＵが前記マルチポートＲＡＭの特定
のアドレスにデータを書込み、 該データに示されている割込先のＣＰＵに対してマルチ
ポートＲＡＭから割込をかけ、割込をかけられたＣＰＵ
が前記データを読み取ることを可能とすることを特徴と
するマルチプロセサシステムの割込発生方法。 - 【請求項２】 前記データが割込情報の他に任意の情報
を含むことを可能とする請求項１記載のマルチプロセサ
システムの割込発生方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004894A JPH06214957A (ja) | 1993-01-14 | 1993-01-14 | マルチプロセサシステムの割込発生方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5004894A JPH06214957A (ja) | 1993-01-14 | 1993-01-14 | マルチプロセサシステムの割込発生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214957A true JPH06214957A (ja) | 1994-08-05 |
Family
ID=11596384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5004894A Pending JPH06214957A (ja) | 1993-01-14 | 1993-01-14 | マルチプロセサシステムの割込発生方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214957A (ja) |
-
1993
- 1993-01-14 JP JP5004894A patent/JPH06214957A/ja active Pending
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