KR960018949A - 브리지 및 컴퓨터 시스템 - Google Patents

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알란 월 윌리엄
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Abstract

본 발명은 컴퓨터 시스템에서 PCI와 ISA버스사이에 접속된 주변장치 제어기 상호접속/산업 표준 구조(PCl/ISA) 브리지에 관한 것이다. 시스템내의 PCI 마스터는 PCI 버스상에 어드레스 및 어드레스 패리티 정보를 송출하여 제1버스를 거쳐서 마스터-슬래이브 트랜잭션을 시작한다. 브리지는 어드레스와 어드레스 정보를 비교하여 어드레스 패리티 에러가 존재할 때 어드레스 패리티 에러 신호를 발생하는 로직을 포함한다. 브리지는 또한, PCI 슬래이브가 장치 선택 신호를 송출하므로써 이미 요구된 어드레스를 갖는다면, 어드레스 패리티 에러 신호를 수신하고 이에 응답하여 목포 중지 신호를 발생하는 PCI 슬래이브를 포함한다. 브리지는 또한, 어드레스 패리티 에러 신호 및 장치 선택 신호를 수신할 때마다, 목표 중지 신호가 PCI 버스상으로 전파되는 것을 차단하는 로직을 포함한다. 이로 인해, 마스터 중지 동작을 수행하는 것이 허용되며, 어드레스 패리티 에러가 존재할 때 브리지상의 PCI 슬래이브가 목표 중지를 수행하는 것을 차단하는 것이 허용된다.

Description

브리지 및 컴퓨터 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 컴퓨터 시스템의 컴퓨터의 투시도.
제2도는 본 발명의 바람직한 실시예에 따라 구성된 제1도에 도시된 컴퓨터 시스템의 블럭도.
제3도는 본 발명의 바람직한 실시예에 따라 구성된 브리지의 어드레스 패리티 에러 및 PCI신호 발생 소자의 블럭도.
제4도는 본 발명의 방법에 따르는 내부 PCI목표 중지로부터 내부 PCI 마스터 중지가 형성되는, 어드레스 패리티 에러 응답의 타이밍 도.

Claims (12)

  1. 제1 및 제2버스와, 상기 제1버스에 접속되고 어드래스(an address) 및 어드레스 패리티 정보(address parity information)를 버스상으로 송출하여 상기 제1버스를 통한 마스터 슬래이브 트랜잭션(a master-slave transaction)을 시작하는 마스터(master)를 갖는 컴퓨터 시스템 버스사이의 인터페이싱용 브리지(a bridge for interfacing)에 있어서, 어드레스 및 어드레스 패리티 정보를 비교하여 패리티 어드레스 에러가 존재할 때, 어드레스 패리티 에러신호(an address parity error signal)를 발생하는 로직(logic)과; 패리티 어드레스 에러신호를 수신하고 이에 응답하여 목표 중지 신호(a target-abort signal)를 발생하는 슬래이브와; 상기 목표신호가 상기 제1버스로 전파되는 것을 차단하는 로직을 포함하는 브리지.
  2. 제1항에 있어서, 상기 제1버스는 주변장치 제어기 상호접속 버스(a peripheral controller interconnect (PCI) bus)인 브리지.
  3. 제2항에 있어서, 상기 슬래이브는 상기 어드레스를 디코딩하고, 상기 마스터에 장치 선택 신호를 송출하며, 상기 디코드된 어드레스가, 상기 슬래이브가 상기 제1버스상의 마스터에 의해 어드레스되는 것을 나타낼 때 상기 마스터로서 상기 마스터 슬래이브 트랜잭션을 수행하게 하는 로직을 포함하는 브리지.
  4. 제3항에 있어서, 상기 제2버스는 산업 표준 구조(ISA)버스인 브리지.
  5. 제4항에 있어서, 상기 어드레스 및 어드레스 패리티 에러 신호를 래칭하는 래치와, 상기 래치된 어드레스를 디코딩하고 상기 래치된 어드레스 패리티 에러 신호에 응답하는 상기 슬래이브를 더 포함하는 브리지.
  6. 제5항에 있어서, 상기 목표 중지 신호는 송출해제된 장치 선택 신호 및 송출된 중단 신호를 포함하는 브리지.
  7. 제1 및 제2버스와; 상기 제1버스에 접속되고, 상기 버스상으로 어드레스 및 어드레스 패리티 정보를 송출하여 상기 제1버스를 통한 마스터 슬래이브 트랜잭션을 시작하는 마스터와; 상기 제1 및 상기 제2버스사이에 접속된 브리지로서, 상기 어드레스와 상기 어드레스 패리티 정보를 비교하여 패리티 어드레스 에러가 발생할 때 어드레스 패리티 에러 신호를 발생하는 로직과; 상기 패리티 어드레스 에러 신호를 수신하고, 이에 응답하여 목표 중지 신호를 발생하는 슬래이브와; 상기 목표 중지 신호가 상기 제1버스로 전파되는 것을 차단하는 로직을 구비한 브리지를 포함하는 컴퓨터 시스템.
  8. 제7항에 있어서, 상기 제1버스는 주변장치 제어기 상호접속(PCI)버스인 컴퓨터 시스템.
  9. 제8항에 있어서, 상기 슬래이브는 상기 어드레스를 디코딩하고, 상기 마스터에 장치 선택 신호를 송출하며, 상기 디코드된 어드레스가, 상기 슬래이브가 상기 제1버스상의 마스터에 의해 어드레스되는 것을 나타낸 때 상기 마스터로서 상기 마스터 슬래이브 트랜잭션을 수행하게 하는 로직을 포함하는 컴퓨터 시스템.
  10. 제9항에 있어서, 상기 마스터가 사전설정된 시간 주기내에 상기 장치 선택 신호를 수신하지 못하였을 때, 상기 마스터는 마스터 중지를 수행하는 로직을 포함하는 컴퓨터 시스템.
  11. 제10항에 있어서, 상기 브리지는 상기 어드레스 및 상기 어드레스 패리티 에러 신호를 래칭하는 래치와, 상기 래치된 어드레스를 디코딩하고, 상기 래치된 어드레스 패리티 에러 신호에 응답하는 슬래이브를 더 포함하는 컴퓨터 시스템.
  12. 제11항에 있어서, 상기 목표 중지 신호는 송출해제된 장치 선택 신호 및 송출된 중단 신호를 포함하는 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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