KR970049688A - 피씨아이(pci) 브리지 장치 및 방법 - Google Patents
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Abstract
본 발명은 VESA 버스 시스템에서 PCI 버스 확장을 가능하게 하는 브리지 장치 및 방법에 관한 것으로, 기존의 VESA시스템의 문제점을 해결하며 기존의 시스템을 크게 수정하지 않고도 PCI버스를 지원할 수 있으며, 비교적 제품 수명이 짧은 ASIC 분야에서 많은 부분을 새로 설계해야 한다는 시간과 노력의 낭비를 감소시킬 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 적용되는 시스템 구성도.
제2도는 PCI 브리지 블록 구성도.
제3도는 VL버스 인터페이스 마스터 동작 시의 상태 천이도.
제4도는 VL버스 인터페이스 슬레이브 동작 시의 상태 천이도.
Claims (6)
- VL버스 프로토콜에 의거하여 동작하며 상기 VL버스의 사이클을 PCI버스의 사이클로 전환시켜 PCI 버스 장치와의 접속을 가능하게 하는 PCI 브리지 장치에 있어서, 상기 VL 버스를 통해 신호를 입력받아 VL 버스에 연결되어 VL 버스에 대한 인터페이스를 담당하는 VL버스 인터페이스 수단; 상기 PCI 버스로 부터 신호를 받고 상기 VL버스 인터페이스 수단으로 부터 받은 신호에 따라 PCI 버스 신호를 만들어 내는 PCI 버스 인터페이스 수단; 상기 VL 버스 인터페이스 수단 및 PCI 버스 인터페이스 수단의 사이에서 PCI 버스에서 VL버스로, 또 VL버스에서 PCI버스로의 각각의 쓰기 동작을 하고 다음 사이클을 진행시키는 쓰기 지연 버퍼 수단; 상기 VL버스 인터페이스 수단으로 VL버스 요청 신호를 발생하는 VL버스 요청 수단; 상기 VL버스의 클럭과 PLC버스의 클럭을 받아서 각 블록의 클럭 입력으로 연결시키는 클럭 처리 수단; PCI버스 상의 장치들이 PCI버스 마스터가 되고자 하는 요청 신호를 받아들여 이것을 중재하여 가장 높은 우선 순위를 갖는 장치에 버스 제어권을 넘겨주는 PCI 버스 중재 수단; 및 상기 VL버스 인터페이스 수단 및 PCI 버스 인터페이스 수단에 접속되고 배치 레지스터가 집결되어 있는 배치 레지스터블록을 구비하는 것을 특징으로 하는 PCI 브리지 장치.
- VL 버스 프로토콜에 의거하여 동작하며 상기 VL버스의 사이클을 PCI버스의 사이클로 전환시켜 PCI 버스 장치와의 접속을 가능하게 하는 PCI브리지 장치에 적용되는 방법에 있어서, VL버스 인터페이스의 마스터 동작 시의 처리 단계; VL 버스 인터페이스의 슬레이브 동작 시의 처리 단계; PCI 버스 인터페이스의 마스터 동작 시의 처리 단계; 및 PCI버스 인터페이스의 슬레이브 동작 시의 처리 단계를 포함하는 것을 특징으로 하는 PCI 브리지 방법.
- 제2항에 있어서, 상기 VL버스 인터페이스의 마스터 동작 시의 처리 단계는, PCI버스 상의 장치들이 VL버스 마스터가 되기를 원하지 않는 경우는 아이들 상태에 머무르는 단계; 버스 요구가 생기고 중재 과정을 거쳐 버스를 얻는 경우는 버스 동작을 시작한 상태로 들어가는 단계; 및 실제의 데이터 전송이 이루어지는 상태이면 연속 쓰기 동작 여부에 따라 실제 데이터 전송이 이루어지는 단계에 머무를 것인가, 아니면 버스 동작을 시작한 상태, 또는 아이들 상태로 갈 것인지를 결정하는 단계를 포함하여 이루어지는 것을 특징으로 하는 PCI 브리지 방법.
- 제2항에 있어서, 상기 VL버스 인터페이스의 슬레이브 동작 시의 처리 단계는, 아무런 버스 동작이 없는 경우는 아이들 상태에 머무르는 단계; 임의의 VL버스 마스터가 어드레스신호를 어서트하면 해당 주소가 PCI버스 상의 장치나 PCI브리지 자체로 향하는지를 분석하는 상태가 되는 테스트 단계; 및 상기 테스트 상태의 단계이면, 데이터 전송 단계인 읽기 동작에 대한 대기 상태, 실제로 읽기 동작이 일어나는 상태, 쓰기 동작에 대한 대기 상태, 실제로 쓰기 동작이 일어나는 상태로 각각 천이하는 단계를 포함하는 것을 특징으로 하는 PCI 브리지 방법.
- 제2항에 있어서, PCI 버스 인터페이스의 마스터 동작 시의 처리 단계는, VL버스장치가 PCI버스 장치에 접근하고자 하는 경우 아이들에서 PCI 버스 사이클의 시작을 알리는 단계; 상기 PCI 버스 사이클 시작 통보 단계 수행 후 데이터의 이동이 이루어지는 상태와 대기 상태가 되는 단계; 사이클이 끝나는 경우 다음 데이터 전송을 위해 버스를 플로팅시키고, 어느 마스터도 버스를 요구하지 않은 경우, 브리지에 버스 우선권이 돌아가도록 하고 아이들 상태가 되는 단계; 및 PCI 사이클의 대상자가 사이클의 중지를 원하는 중지 신호에 의해 강제적으로 버스 사이클이 중단되는 단계를 포함하는 것을 특징으로 하는 PCI 브리지 방법.
- 제2항에 있어서, PCI 버스 인터페이스의 슬레이브 동작 시의 처리 단계는, 아이들 상태에 머물러 있다가 프레임 신호를 임의의 마스터가 어서트하는 경우 비지 상태가 되는 단계; 상기 비지 단계에서 주소를 분석한 결과 브리지 자체나 브리지를 거쳐 VL버스 상의 장치나 다른 장치로 향하는 것인가 판단하는 단계; 상기 판단 단계 수행 후, 쓰기 동작에 대한 대기 상태로 되는 단계; 상기 판단 단계 수행 후, 실제로 쓰기 동작이 일어나는 상태로 되는 단계; 상기 판단 단계 수행 후, 브리지가 대상자로서 해당 요구에 응답할 수 없는 상태로 되는 단계; 상기 판단 단계 수행 후, 읽기 동작에 대한 대기 상태로 되는 단계; 상기 판단 단계 수행 후, 실제로 읽기 동작이 일어나는 상태로 되는 단계; 및 상기 판단 단계 수행 후, 다른 수행 처리를 원하지 않는 경우는 아이들 상태가 되는 단계를 포함하는 것을 특징으로 하는 PCI 브리지 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950062104A KR0172304B1 (ko) | 1995-12-28 | 1995-12-28 | 피씨아이 브리지 장치 및 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950062104A KR0172304B1 (ko) | 1995-12-28 | 1995-12-28 | 피씨아이 브리지 장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970049688A true KR970049688A (ko) | 1997-07-29 |
KR0172304B1 KR0172304B1 (ko) | 1999-03-30 |
Family
ID=19446112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019950062104A KR0172304B1 (ko) | 1995-12-28 | 1995-12-28 | 피씨아이 브리지 장치 및 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0172304B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010002882A (ko) * | 1999-06-18 | 2001-01-15 | 서평원 | 피씨아이 버스 중재 장치 및 방법 |
-
1995
- 1995-12-28 KR KR1019950062104A patent/KR0172304B1/ko not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR20010002882A (ko) * | 1999-06-18 | 2001-01-15 | 서평원 | 피씨아이 버스 중재 장치 및 방법 |
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Publication number | Publication date |
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KR0172304B1 (ko) | 1999-03-30 |
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