JPS6159563A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS6159563A JPS6159563A JP18062584A JP18062584A JPS6159563A JP S6159563 A JPS6159563 A JP S6159563A JP 18062584 A JP18062584 A JP 18062584A JP 18062584 A JP18062584 A JP 18062584A JP S6159563 A JPS6159563 A JP S6159563A
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- Japan
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- bus
- transfer
- data
- request
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス制御方式に関し、特に汎用バスにおいてバ
スマスクとなシ得る複数の装置が存在する場合に転送先
装置に応じて最適なバス制御を行うことによシ転送の効
率化を図ったバスｆ１７１Ｊ御方式〔従来の技術〕 従来、バス制御方式には同期式と非同期式がある。同期
式はクロックツ４ルスに同期してアドレスのアクセス、
７′ｈ−夕のリード／ライト等を行うもので、インター
フェイス側およびメモリー側のすべての動作はこのクロ
ックパルス列に歩調を合せて進行する。一方、非同期式
はクロックツ４ルスを持たない方式で、アドレスのアク
セス、データのリード／ライト等を行うためにアドレス
ストローブ、データストローブ等のストローブ信号を必
要とし、この信号によってアドレスあるいはデータがバ
ス上で確定するタイミングをとるこドア１１；テｅる。
スマスクとなシ得る複数の装置が存在する場合に転送先
装置に応じて最適なバス制御を行うことによシ転送の効
率化を図ったバスｆ１７１Ｊ御方式〔従来の技術〕 従来、バス制御方式には同期式と非同期式がある。同期
式はクロックツ４ルスに同期してアドレスのアクセス、
７′ｈ−夕のリード／ライト等を行うもので、インター
フェイス側およびメモリー側のすべての動作はこのクロ
ックパルス列に歩調を合せて進行する。一方、非同期式
はクロックツ４ルスを持たない方式で、アドレスのアク
セス、データのリード／ライト等を行うためにアドレス
ストローブ、データストローブ等のストローブ信号を必
要とし、この信号によってアドレスあるいはデータがバ
ス上で確定するタイミングをとるこドア１１；テｅる。
そして書込まれたメモリー側からデータ転送の終了を示
す応答信号としてデータアックが出力される。このよう
に非同期式ではインターフェイス側とメモリー側との間
にデータ転送の同期をとるためのクロックパルス列を必
要とせず、代シにアドレスストローブ、データストロー
ブ等のストローブ信号とデータアックとによって送信お
よび受信を確認しつつ非固定長で転送される。
す応答信号としてデータアックが出力される。このよう
に非同期式ではインターフェイス側とメモリー側との間
にデータ転送の同期をとるためのクロックパルス列を必
要とせず、代シにアドレスストローブ、データストロー
ブ等のストローブ信号とデータアックとによって送信お
よび受信を確認しつつ非固定長で転送される。
同期式においては複数の装置がバスを使用する場合に、
例えはリード動作において、データが高速にリードアウ
トされるアクセスの速いメモリーがあっても遅い装置に
合せられたクロックパルスに同期してリードアウトされ
るので次の転送に移るまでに待機時間を必要とする。即
ち、インターフェイス、メモリー等の装り間にデータ転
送量および転送能力に差がある場合、バスサイクルは転
送量あるいは転送能力の低い装置によシ規制されてしま
うという問題がある。一方、非同期式は前述の如くクロ
ックパルスを必要としないために転送時に待機時間をと
らないので動作の高速化を図ることができ転送効率はよ
いが、同一の装置を非同期式で使用するときはデータの
転送開始および終了時にその都度アドレスストローブ、
データストローブ等の転送手順を必要とし、転送データ
が長ければ長いほど転送効率が低下する問題がちも〔問
題点を解決するための手段〕 本発明は上述の問題点を解消したバス制御方式であって
、バスを使用する装置および使用態様に応じて同期式と
非同期式を切替え、バスの使用効率を向上させることが
できるバス制御方式を提供するもので、その手段は、複
数のバスマスタと転送先装置との間のデータ転送を制御
するバス制御方式において、バスマスタと転送先装置と
の間にバス制御手段を設け、バスマスクは転送先装置か
ら送出される固有アドレスに基づいて該バス制御手段に
対して同期式転送要求あるいは非同期式転送要求を発し
、該バス制御手段は該同期式転送要求あるいは該非同期
式転送要求に応じて同期式転送と非同期式転送とを切替
えることを特徴とする。
例えはリード動作において、データが高速にリードアウ
トされるアクセスの速いメモリーがあっても遅い装置に
合せられたクロックパルスに同期してリードアウトされ
るので次の転送に移るまでに待機時間を必要とする。即
ち、インターフェイス、メモリー等の装り間にデータ転
送量および転送能力に差がある場合、バスサイクルは転
送量あるいは転送能力の低い装置によシ規制されてしま
うという問題がある。一方、非同期式は前述の如くクロ
ックパルスを必要としないために転送時に待機時間をと
らないので動作の高速化を図ることができ転送効率はよ
いが、同一の装置を非同期式で使用するときはデータの
転送開始および終了時にその都度アドレスストローブ、
データストローブ等の転送手順を必要とし、転送データ
が長ければ長いほど転送効率が低下する問題がちも〔問
題点を解決するための手段〕 本発明は上述の問題点を解消したバス制御方式であって
、バスを使用する装置および使用態様に応じて同期式と
非同期式を切替え、バスの使用効率を向上させることが
できるバス制御方式を提供するもので、その手段は、複
数のバスマスタと転送先装置との間のデータ転送を制御
するバス制御方式において、バスマスタと転送先装置と
の間にバス制御手段を設け、バスマスクは転送先装置か
ら送出される固有アドレスに基づいて該バス制御手段に
対して同期式転送要求あるいは非同期式転送要求を発し
、該バス制御手段は該同期式転送要求あるいは該非同期
式転送要求に応じて同期式転送と非同期式転送とを切替
えることを特徴とする。
第１図は本発明による一実施例としてのバス制御方式を
実施する装置の一例を示すページプリンタの概略制御ブ
ロック図である。第１図において、１はインターフェイ
ス（ｒ／Ｆ）、２はマイクロプロセッサ（ＭＰＵ）、３
はフロッピーディスク（ＦＰＤ ）であシ、これらはＤ
ＭＡ手ＪＩＢによってバスを専有するバスマスタである
。そしてＩ／Ｆ １はホストコンビーータ（ＨＯ３Ｔ
）に接続される。一方、４はページバッファメモリーを
有するプリンタ印字部、５はランダムアクセスメモリー
（ＲＡＭ ）、６はリードオンリーメモリー（ＲＯＭ
）でアシ、これらは一群のメモリーを構成する。さらに
７はバス制御手段であシ制御回路７１およびカウンタ７
２によ多構成される。またＣ□ ＩＣ，はコントロール
バス、Ｃ１は同期クロック信号ｉｔＪ、Ｄはデｌ ハス
及びアドレスバスヲ示ス。
実施する装置の一例を示すページプリンタの概略制御ブ
ロック図である。第１図において、１はインターフェイ
ス（ｒ／Ｆ）、２はマイクロプロセッサ（ＭＰＵ）、３
はフロッピーディスク（ＦＰＤ ）であシ、これらはＤ
ＭＡ手ＪＩＢによってバスを専有するバスマスタである
。そしてＩ／Ｆ １はホストコンビーータ（ＨＯ３Ｔ
）に接続される。一方、４はページバッファメモリーを
有するプリンタ印字部、５はランダムアクセスメモリー
（ＲＡＭ ）、６はリードオンリーメモリー（ＲＯＭ
）でアシ、これらは一群のメモリーを構成する。さらに
７はバス制御手段であシ制御回路７１およびカウンタ７
２によ多構成される。またＣ□ ＩＣ，はコントロール
バス、Ｃ１は同期クロック信号ｉｔＪ、Ｄはデｌ ハス
及びアドレスバスヲ示ス。
このような構成において、同期式でアクセスした方が効
率的なものはページバッファが考えられ、ＲＡＭの場合
には最初から同期式の方が効率的であるが、ページプリ
ンタの場合にはラインプリ７’りと異なシ１ページ分の
データをページバッファに記憶してから出力するために
非同期式ではむしろ効率低下となる。一方、非同期式を
使用してアクセスする場合は、マイクロプロセッサによ
シ名装置のスティタスを見、各装置がどのような状態に
あるか知るような動作があシ、このような装置は通常レ
ノスタを有し常に更新てれいつでもアクセスされる状態
にあシかつアクセスタイムの短いものである。このよう
に各装置の使用態様によって同期式と非同期式を切替え
れば転送効率を向上させることができる。
率的なものはページバッファが考えられ、ＲＡＭの場合
には最初から同期式の方が効率的であるが、ページプリ
ンタの場合にはラインプリ７’りと異なシ１ページ分の
データをページバッファに記憶してから出力するために
非同期式ではむしろ効率低下となる。一方、非同期式を
使用してアクセスする場合は、マイクロプロセッサによ
シ名装置のスティタスを見、各装置がどのような状態に
あるか知るような動作があシ、このような装置は通常レ
ノスタを有し常に更新てれいつでもアクセスされる状態
にあシかつアクセスタイムの短いものである。このよう
に各装置の使用態様によって同期式と非同期式を切替え
れば転送効率を向上させることができる。
第１図では、バスマスタを専有するいずれかの装置から
コントロールバスＣ１を経て非同期式データ転送要求Ｓ
２が、またコントロールバスＣ２を経て同期式データ転
送要求Ｓ１が、バス制御手段７の制御回路７１に発せら
れる。この場合に、この装置は、通常は非同期式で動作
しておシ、装置から同期式の要求があれば制御回路７１
によシ同期式データ転送用カウンタ７２が起動し、同期
クロック信号線Ｃ１上に同期信号（ＣＬＫ ）が発せら
れバスマスタは同期式転送に切替えられて次々と転送デ
ータをデータバス上に送出する。
コントロールバスＣ１を経て非同期式データ転送要求Ｓ
２が、またコントロールバスＣ２を経て同期式データ転
送要求Ｓ１が、バス制御手段７の制御回路７１に発せら
れる。この場合に、この装置は、通常は非同期式で動作
しておシ、装置から同期式の要求があれば制御回路７１
によシ同期式データ転送用カウンタ７２が起動し、同期
クロック信号線Ｃ１上に同期信号（ＣＬＫ ）が発せら
れバスマスタは同期式転送に切替えられて次々と転送デ
ータをデータバス上に送出する。
同期、非同期の切替は転送先装置の固有アドレスによシ
切替えられ、この固有アドレスが例えばＩ／Ｆ ｉに入
力されるとこのアドレスをデコードしてその転送先が例
えば印字データを記憶するＲＡＭ５ならば大量のデータ
が転送されることは明らかなので、同期式データ転送要
求がバス７１１Ｊ御手段に送出され、前述の如く同期信
号によって同期式転送に切替えられる。これをさらに嬉
２図および第３図を用いて詳しく説明する。
切替えられ、この固有アドレスが例えばＩ／Ｆ ｉに入
力されるとこのアドレスをデコードしてその転送先が例
えば印字データを記憶するＲＡＭ５ならば大量のデータ
が転送されることは明らかなので、同期式データ転送要
求がバス７１１Ｊ御手段に送出され、前述の如く同期信
号によって同期式転送に切替えられる。これをさらに嬉
２図および第３図を用いて詳しく説明する。
第２図はインターフェイス１の概略ブロック図でるる。
第２図において１１はメモリアドレスレジスタ（ＭＡＲ
）１１．１２はデコーダ（ＤＥＣ）１・２．１３はタイ
ミング発生回路（ＴＧＣ）、１４はタイミング発生回路
（ＴＧＣ）である。このような宿成において、ホストコ
ンピュータ（ＨＯ８Ｔ ）から送られたデータをダイレ
クトメモリアクセス（ＤＭＡ ）手ｊ社を用いてメモリ
に書込む場合に、データが入力されるとバッファにデー
タがある程度蓄積された時点でＤΔ仏手順によシ他の装
置がバスを使用しないで専有するようにＴＧＣｌ ３に
おいてバスの専有要求（ＲＱ）をバス制御手段７に送出
する。バス制御手段７はバス使用を許可する信号（ＧＲ
）をＴＧＣ１３に返し、ＴＧＣ１３はバスを得た１Ｇ号
（ＡＣＫ ）を返送するが転送先がＲＡＭ ５である場
合にはデコーダ１２によシアドレスをデコードして同期
式データ転送製水を送出する。又転送先がＲＡＭでない
ときには非同期要求としてＴＧＣ１４に送出されアドレ
スストローブ（ＡＳ）、７’−タストロープ（ＤＳ）を
発するように起動をかける。ＡＳ、ＤＳはコントロール
バスを経て転送先に出力される。又、非同期の場合には
転送先からデータアック（ＤＡＣＫ ）がＴＧＣ１４に
入力される。
）１１．１２はデコーダ（ＤＥＣ）１・２．１３はタイ
ミング発生回路（ＴＧＣ）、１４はタイミング発生回路
（ＴＧＣ）である。このような宿成において、ホストコ
ンピュータ（ＨＯ８Ｔ ）から送られたデータをダイレ
クトメモリアクセス（ＤＭＡ ）手ｊ社を用いてメモリ
に書込む場合に、データが入力されるとバッファにデー
タがある程度蓄積された時点でＤΔ仏手順によシ他の装
置がバスを使用しないで専有するようにＴＧＣｌ ３に
おいてバスの専有要求（ＲＱ）をバス制御手段７に送出
する。バス制御手段７はバス使用を許可する信号（ＧＲ
）をＴＧＣ１３に返し、ＴＧＣ１３はバスを得た１Ｇ号
（ＡＣＫ ）を返送するが転送先がＲＡＭ ５である場
合にはデコーダ１２によシアドレスをデコードして同期
式データ転送製水を送出する。又転送先がＲＡＭでない
ときには非同期要求としてＴＧＣ１４に送出されアドレ
スストローブ（ＡＳ）、７’−タストロープ（ＤＳ）を
発するように起動をかける。ＡＳ、ＤＳはコントロール
バスを経て転送先に出力される。又、非同期の場合には
転送先からデータアック（ＤＡＣＫ ）がＴＧＣ１４に
入力される。
第３図はメモリー側の概略ブロック図である。
第３図において、５１はデコーダ、５２はレジ−・バ、
５３はタイミング発生回路、５４はメモリー、５５は、
ノ９スドライバである。第２図に示すアドレスバスのバ
スドライバ（ＤＶＩ ）を経てアドレスがデコーダ５
１およびメモリ５４に入力される。
５３はタイミング発生回路、５４はメモリー、５５は、
ノ９スドライバである。第２図に示すアドレスバスのバ
スドライバ（ＤＶＩ ）を経てアドレスがデコーダ５
１およびメモリ５４に入力される。
また、データバスのバスドライバ（ＤＶりを経てデータ
がレシーバ（ＲＶ）５２に入力され、増幅されてメモリ
ー５４に入力される。非同期の場合にはデータが確定し
た時点でアドレスストローブ（Ａｓ）が立上るので、例
、ｔばリードの場合にはＡｓとアドレスによってダート
Ｇ工をあけてやシある程度実際のデータが出力された時
点でＤＡＣＫをＴＧＣ５３によ多発生する。同期式の場
合には同期信号（ＣＬＫ ）と同期要求によってダート
Ｇ２ １Ｇ３ 、Ｇ４を経てドライバＤＶ、を起動す
る。一方、ライトの場合には、ゲートＧｓを経てＴＧＣ
５６によシライトイネイブル信号（ＷＥ）を制御する。
がレシーバ（ＲＶ）５２に入力され、増幅されてメモリ
ー５４に入力される。非同期の場合にはデータが確定し
た時点でアドレスストローブ（Ａｓ）が立上るので、例
、ｔばリードの場合にはＡｓとアドレスによってダート
Ｇ工をあけてやシある程度実際のデータが出力された時
点でＤＡＣＫをＴＧＣ５３によ多発生する。同期式の場
合には同期信号（ＣＬＫ ）と同期要求によってダート
Ｇ２ １Ｇ３ 、Ｇ４を経てドライバＤＶ、を起動す
る。一方、ライトの場合には、ゲートＧｓを経てＴＧＣ
５６によシライトイネイブル信号（ＷＥ）を制御する。
なおＲ／ＷおよびＲ／Ｗはリードライト信号を示す。す
なわちリードのときはνＷで、ライトの場合には’ＢＪ
Ｗにおいて「１」を示す。
なわちリードのときはνＷで、ライトの場合には’ＢＪ
Ｗにおいて「１」を示す。
第４図は各信号のタイミングチャートである。
第４図において、前述の如く非同期式データ転送Ｍ 間
Ｔ２ではアドレスストローブ（Ａｓ）およびデータスト
ローブ（ＤＳ ）によシアドレス（ＡＤＤ）およびデー
タ（ＤＡＴＡ ）の転送タイミングがとられ、ｒ−タア
ック（ＤＡＣＫ ）によってデータ転送のタイミングが
とられ、同期クロック（ＣＬＫ ）は必要ないが、同期
式データ転送期間Ｔ工ではＡＳ。
Ｔ２ではアドレスストローブ（Ａｓ）およびデータスト
ローブ（ＤＳ ）によシアドレス（ＡＤＤ）およびデー
タ（ＤＡＴＡ ）の転送タイミングがとられ、ｒ−タア
ック（ＤＡＣＫ ）によってデータ転送のタイミングが
とられ、同期クロック（ＣＬＫ ）は必要ないが、同期
式データ転送期間Ｔ工ではＡＳ。
ＤＳおよびＤＡＣＫは必要とせず、ＣＬＫに同期してデ
ータ転送される。
ータ転送される。
本発明によれば、大量のデータを転送する場合に、転送
先に応じて同期式から非同期式あるいはその逆に切替え
ることができるのでバスの使用効率を向上させることが
できる。
先に応じて同期式から非同期式あるいはその逆に切替え
ることができるのでバスの使用効率を向上させることが
できる。
第１図は、本発明による一実施例としてのバス制御方式
を実施する装置を示すブロック図、第２図は、第１図装
置のインターフェイスを示すブロック図、 第３図は、第１図装置のメモリー側の一例を示すブロッ
ク図、および 第４図は、第１図装置の信号タイミングチャートである
。 （符号の説明） １・・・インターフェイス、２・・・マイクロプロセッ
サユニット、３・・・フロッピーディスク、４・・・印
字部、５・・・ＲＡＭ、 ６・・・ＲＯＭ、 ７・・・
バス制御手段、１１・・・メモリアドレスレジスタ、１
２・・・デコーダ、１３．１４・・・タイミング発生回
路、１５・・・バックァメモＩＪ、５１・・・デコーダ
、５２・・・レシーバ、５３・・・タイミング発生回路
、５４・・・メモリ、７１・・・制御回路、７２・・・
カウンタ。
を実施する装置を示すブロック図、第２図は、第１図装
置のインターフェイスを示すブロック図、 第３図は、第１図装置のメモリー側の一例を示すブロッ
ク図、および 第４図は、第１図装置の信号タイミングチャートである
。 （符号の説明） １・・・インターフェイス、２・・・マイクロプロセッ
サユニット、３・・・フロッピーディスク、４・・・印
字部、５・・・ＲＡＭ、 ６・・・ＲＯＭ、 ７・・・
バス制御手段、１１・・・メモリアドレスレジスタ、１
２・・・デコーダ、１３．１４・・・タイミング発生回
路、１５・・・バックァメモＩＪ、５１・・・デコーダ
、５２・・・レシーバ、５３・・・タイミング発生回路
、５４・・・メモリ、７１・・・制御回路、７２・・・
カウンタ。
Claims (1)
- １、複数のバスマスタと転送先装置との間のデータ転送
を制御するバス制御方式において、バスマスタと転送先
装置との間にバス制御手段を設け、バスマスタは転送先
装置から送出される固有アドレスに基づいて該バス制御
手段に対して同期式転送要求あるいは非同期式転送要求
を発し、該バス制御手段は該同期式転送要求あるいは該
非同期式転送要求に応じて同期式転送と非同期式転送と
を切替えることを特徴とするバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18062584A JPS6159563A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18062584A JPS6159563A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159563A true JPS6159563A (ja) | 1986-03-27 |
Family
ID=16086473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18062584A Pending JPS6159563A (ja) | 1984-08-31 | 1984-08-31 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482341A (ja) * | 1990-07-25 | 1992-03-16 | Oki Electric Ind Co Ltd | バス使用権制御方法 |
| JP2010113645A (ja) * | 2008-11-10 | 2010-05-20 | Panasonic Corp | 同期・非同期制御部を有するコンピュータシステム |
-
1984
- 1984-08-31 JP JP18062584A patent/JPS6159563A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0482341A (ja) * | 1990-07-25 | 1992-03-16 | Oki Electric Ind Co Ltd | バス使用権制御方法 |
| JP2010113645A (ja) * | 2008-11-10 | 2010-05-20 | Panasonic Corp | 同期・非同期制御部を有するコンピュータシステム |
| US8504868B2 (en) | 2008-11-10 | 2013-08-06 | Panasonic Corporation | Computer system with synchronization/desynchronization controller |
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