JP2790668B2 - データ転送制御方式 - Google Patents
データ転送制御方式Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル処理システムのデータ転送制御
装置に関し、特に、転送データ幅の種々なI/O装置、CPU
装置、チャネル装置等の装置を接続して構成されるシス
テムのデータ転送制御方式に関する。
装置に関し、特に、転送データ幅の種々なI/O装置、CPU
装置、チャネル装置等の装置を接続して構成されるシス
テムのデータ転送制御方式に関する。
［従来の技術］ 情報処理等を行なうディジタル処理システムは、CP
U、I/O、チャネル装置等の各種装置毎に種々なデータ転
送幅を有する場合が普通になってきている。しかも、同
一データバスに、異なるデータ幅を有する装置を接続し
て、それらの間でデータ転送を行なうシステムが提案さ
れている。
U、I/O、チャネル装置等の各種装置毎に種々なデータ転
送幅を有する場合が普通になってきている。しかも、同
一データバスに、異なるデータ幅を有する装置を接続し
て、それらの間でデータ転送を行なうシステムが提案さ
れている。
このようなシステムで、データ幅の異なる装置間のデ
ータ転送を行なう場合、両装置のデータ幅の差を考慮す
る必要がある。
ータ転送を行なう場合、両装置のデータ幅の差を考慮す
る必要がある。
従来、この種のシステムで、データ幅の差を吸収する
手段として、例えば、特開昭63−98758号公報に記載の
ように、データ幅の差が２倍である装置間で、アドレス
が奇数番地であるとき上位データを下位データバスに、
または、下位データを上位データバスに出力するスワッ
プバッファを設ける方法があった。
手段として、例えば、特開昭63−98758号公報に記載の
ように、データ幅の差が２倍である装置間で、アドレス
が奇数番地であるとき上位データを下位データバスに、
または、下位データを上位データバスに出力するスワッ
プバッファを設ける方法があった。
［発明が解決しようとする課題］ 上記従来のシステムでは、スワップドライバを用いて
上位データを下位側バス、または下位データを上位側バ
スへドライブする必要のある場合と、バス上で直接デー
タのやり取りが完成する場合とで、スワップドライバを
通るときのディレイに相当するタイミングの違いが考慮
されていないという問題があった。
上位データを下位側バス、または下位データを上位側バ
スへドライブする必要のある場合と、バス上で直接デー
タのやり取りが完成する場合とで、スワップドライバを
通るときのディレイに相当するタイミングの違いが考慮
されていないという問題があった。
すなわち、従来のシステムでは、スワップドライバを
経由するディレイ分を含んでタイミングを決定すること
になるため、直接データのやり取りが可能な場合につい
ては、転送速度を不必要に遅くすることになってしまう
という問題点があった。
経由するディレイ分を含んでタイミングを決定すること
になるため、直接データのやり取りが可能な場合につい
ては、転送速度を不必要に遅くすることになってしまう
という問題点があった。
従来は、スワップドライバの遅延時間は、システム全
体を観点とした場合のデータ転送速度に比べて相対的に
は無視し得るほど小さい値であった。しかし、昨今のプ
ロセス技術の進歩等により、CPU、I/O、その他チャネル
装置のデータ転送速度が飛躍的に向上し、もはやドライ
バの遅延は無視できないものとなっている。
体を観点とした場合のデータ転送速度に比べて相対的に
は無視し得るほど小さい値であった。しかし、昨今のプ
ロセス技術の進歩等により、CPU、I/O、その他チャネル
装置のデータ転送速度が飛躍的に向上し、もはやドライ
バの遅延は無視できないものとなっている。
本発明は、スワップドライバを用いてデータのスワッ
プを行なう場合とバス上で直接データをやり取りする場
合との両方で最適のタイミングでの転送を実現するデー
タ転送制御方式を提供することを目的とする。
プを行なう場合とバス上で直接データをやり取りする場
合との両方で最適のタイミングでの転送を実現するデー
タ転送制御方式を提供することを目的とする。
［課題を解決するための手段］ 前記目的を達成するため、本発明は、異なるデータ幅
を有する複数の装置を同一のデータバスに接続すると共
に、該データバスをその最大バス幅より小さいバス幅で
区分するバスの各領域間のバス接続を行うスワップドラ
イバを備えて構成されるシステムにおける、前記装置間
のデータ転送制御方式であって、前記装置間の転送が、
前記スワップドライバを経由するものかまたは前記デー
タバス上で直接行うものかを検出し、データ転送を行う
装置のうち転送先側の装置のデータ取り込みタイミング
を、前記スワップドライバを経由する転送の場合には、
データバス上で直接転送する場合より遅延させる手段を
備えることを特徴とするものである。
を有する複数の装置を同一のデータバスに接続すると共
に、該データバスをその最大バス幅より小さいバス幅で
区分するバスの各領域間のバス接続を行うスワップドラ
イバを備えて構成されるシステムにおける、前記装置間
のデータ転送制御方式であって、前記装置間の転送が、
前記スワップドライバを経由するものかまたは前記デー
タバス上で直接行うものかを検出し、データ転送を行う
装置のうち転送先側の装置のデータ取り込みタイミング
を、前記スワップドライバを経由する転送の場合には、
データバス上で直接転送する場合より遅延させる手段を
備えることを特徴とするものである。
より具体的には、本発明は、マスタ側となる装置の、
転送しようとするデータ幅およびバスの使用領域を示す
ストローブ信号を受けて、スレーブ側となる装置へ、転
送しようとするデータ幅およびバスの使用領域を示すス
トローブ信号を出力する機能を備えて構成されるシステ
ムにおける、前記装置間のデータ転送制御方式であっ
て、マスタ側装置のライト動作の際には、スレーブ側装
置がデータ格納終了を示すアクノレジ信号を受けて転送
を終了する制御を行う機能と、スワップドライバを経由
してマスタ側装置がライトを行う場合には、前記マスタ
側装置の出力する前記ストレーブ信号を受けてからスレ
ーブ側装置へのストローブ信号の出力までのタイミング
に、前記スワップドライバの遅延時間に対応するウエイ
トを挿入する機能とを備えて構成される。
転送しようとするデータ幅およびバスの使用領域を示す
ストローブ信号を受けて、スレーブ側となる装置へ、転
送しようとするデータ幅およびバスの使用領域を示すス
トローブ信号を出力する機能を備えて構成されるシステ
ムにおける、前記装置間のデータ転送制御方式であっ
て、マスタ側装置のライト動作の際には、スレーブ側装
置がデータ格納終了を示すアクノレジ信号を受けて転送
を終了する制御を行う機能と、スワップドライバを経由
してマスタ側装置がライトを行う場合には、前記マスタ
側装置の出力する前記ストレーブ信号を受けてからスレ
ーブ側装置へのストローブ信号の出力までのタイミング
に、前記スワップドライバの遅延時間に対応するウエイ
トを挿入する機能とを備えて構成される。
また、本発明は、マスタ側装置のリード動作の際に
は、スレーブ側装置がデータを出力したことを示すアク
ノレジ信号を受けて該マスタ側装置に格納タイミング信
号を出力する機能と、スワップドライバを経由してマス
タ側装置がリードを行う場合には、前記スレーブ側装置
が出力する前記アクノレジ信号を受けてから前記格納タ
イミング信号を出力するまでのタイミングに、前記スワ
ップドライバの遅延時間に対応するウエイトを挿入する
機能とを備えて構成される。
は、スレーブ側装置がデータを出力したことを示すアク
ノレジ信号を受けて該マスタ側装置に格納タイミング信
号を出力する機能と、スワップドライバを経由してマス
タ側装置がリードを行う場合には、前記スレーブ側装置
が出力する前記アクノレジ信号を受けてから前記格納タ
イミング信号を出力するまでのタイミングに、前記スワ
ップドライバの遅延時間に対応するウエイトを挿入する
機能とを備えて構成される。
さらに、本発明は、前記ライト時の機能と、リード時
の機能とを共に備えて構成するともできる。
の機能とを共に備えて構成するともできる。
本発明は、同一データバスに接続されてデータ転送を
行う装置についてのデータ転送制御方式に適用される。
例えば、I/O装置相互間、CPU装置相互間、I/O装置およ
びCPU装置間、CPU装置およびメモリ間等についてのデー
タ転送に適用することができる。
行う装置についてのデータ転送制御方式に適用される。
例えば、I/O装置相互間、CPU装置相互間、I/O装置およ
びCPU装置間、CPU装置およびメモリ間等についてのデー
タ転送に適用することができる。
この他、異なるデータ幅を有する複数のCPU装置を同
一のデータバスに接続すると共に、該データバスをその
最大バス幅より小さいバス幅で区分するバスの各領域間
のバス接続を行うスワップドライバを備えて構成される
システムにおける、前記CPU装置とメモリとの間のデー
タ転送にも適用することができる。この方式は、前記メ
モリへのライトまたはリードを行う際、CPU装置への応
答およびメモリへのライト・リードタイミング信号に、
前記スワップドライバを経由して転送する場合には、経
由しない場合のタイミングに対して、前記スワップドラ
イバの遅延時間に対応するウエイトを挿入して出力する
手段を備えることを特徴とする。
一のデータバスに接続すると共に、該データバスをその
最大バス幅より小さいバス幅で区分するバスの各領域間
のバス接続を行うスワップドライバを備えて構成される
システムにおける、前記CPU装置とメモリとの間のデー
タ転送にも適用することができる。この方式は、前記メ
モリへのライトまたはリードを行う際、CPU装置への応
答およびメモリへのライト・リードタイミング信号に、
前記スワップドライバを経由して転送する場合には、経
由しない場合のタイミングに対して、前記スワップドラ
イバの遅延時間に対応するウエイトを挿入して出力する
手段を備えることを特徴とする。
［作用］ 本発明によるデータ転送制御は、データ転送を行おう
とする装置間の転送が、前記スワップドライバを経由す
るものかまたは前記データバス上で直接行うものかの検
出が行われる。この検出は、例えば、転送においてマス
タとなる装置とスレーブとなる装置のデータ幅と、デー
タバスにおける転送使用領域の情報と、アドレス情報
と、リード／ライト情報等から、スワップの必要の有無
に関する情報および方向に関する情報を得るよう動作す
ることにより行うことができる。
とする装置間の転送が、前記スワップドライバを経由す
るものかまたは前記データバス上で直接行うものかの検
出が行われる。この検出は、例えば、転送においてマス
タとなる装置とスレーブとなる装置のデータ幅と、デー
タバスにおける転送使用領域の情報と、アドレス情報
と、リード／ライト情報等から、スワップの必要の有無
に関する情報および方向に関する情報を得るよう動作す
ることにより行うことができる。
前記スワップドライバを経由する転送の場合には、デ
ータ転送を行う場合のうち転送先側の装置のデータ取り
込みタイミングを、データバス上で直接転送する場合よ
り遅延させる。この遅延は、スワップドライバの遅延時
間に対応する時間、すなわち、少なくとも、スワップド
ライバの遅延時間以上の時間とする。
ータ転送を行う場合のうち転送先側の装置のデータ取り
込みタイミングを、データバス上で直接転送する場合よ
り遅延させる。この遅延は、スワップドライバの遅延時
間に対応する時間、すなわち、少なくとも、スワップド
ライバの遅延時間以上の時間とする。
遅延時間は、例えば、ウエイトカウンタ等により設定
することができる。このウエイトカウンタは、例えば、
リード／ライト信号、スワップ情報、転送要求信号、転
送アクノレジ信号等により起動される。
することができる。このウエイトカウンタは、例えば、
リード／ライト信号、スワップ情報、転送要求信号、転
送アクノレジ信号等により起動される。
遅延は、例えば、マスタ側装置のライトの場合、スレ
ーブ側装置へのストローブ信号または転送要求信号を出
力するまでの間に、また、リードの場合、スレーブのア
クノレジ信号を受けてからマスタ側装置に取り込みタイ
ミング（例えばフェッチタイミング）を出力するまでの
間に、所定時間のウエイトを挿入することにより行う。
ーブ側装置へのストローブ信号または転送要求信号を出
力するまでの間に、また、リードの場合、スレーブのア
クノレジ信号を受けてからマスタ側装置に取り込みタイ
ミング（例えばフェッチタイミング）を出力するまでの
間に、所定時間のウエイトを挿入することにより行う。
このように、本発明は、スワップドライバを経由して
データの転送が行われる場合には、スワップドライバに
よる遅延時間分について、転送先の装置のデータ取り込
みを遅延させる。また、スワップドライバを経由しない
場合には、前述したウエイト分の挿入は行わない。従っ
て、最速のタイミングを得ることができる。
データの転送が行われる場合には、スワップドライバに
よる遅延時間分について、転送先の装置のデータ取り込
みを遅延させる。また、スワップドライバを経由しない
場合には、前述したウエイト分の挿入は行わない。従っ
て、最速のタイミングを得ることができる。
［実施例］ 以下、本発明の実施例を第１〜９図を用いて説明す
る。
る。
第１図に、本発明の転送制御方式の一実施例を適用し
たI/Oコントローラを用いた情報処理システムの系統図
を示す。
たI/Oコントローラを用いた情報処理システムの系統図
を示す。
第１図に示す実施例は、上位データバス101および下
位データバス102からなるI/Oデータバスに、複数のI/O
装置として、例えば、16ビットI/O 107、32ビットI/O
108等（他の装置は図示せず）が接続されると共に、
前記上位データバス101と下位データバス102にスワップ
ドライバ109が接続されるシステムに、I/Oコントローラ
106を接続して構成される。
位データバス102からなるI/Oデータバスに、複数のI/O
装置として、例えば、16ビットI/O 107、32ビットI/O
108等（他の装置は図示せず）が接続されると共に、
前記上位データバス101と下位データバス102にスワップ
ドライバ109が接続されるシステムに、I/Oコントローラ
106を接続して構成される。
I/Oコントローラ106は、ウェイトカウンタ110と、ス
ワップ検出回路111と、ストローブ発生回路112と、リー
ドフェッチ信号発生回路113と、バスマスタアクノレジ
制御回路114とを有して構成される。
ワップ検出回路111と、ストローブ発生回路112と、リー
ドフェッチ信号発生回路113と、バスマスタアクノレジ
制御回路114とを有して構成される。
I/Oコントローラ106は、I/O出力制御信号線104（信号
についても同符号を用いる。他の信号線も同様）とI/O
入力制御信号線105とにより16ビットI/O 107、32ビッ
トI/O 108に接続されている。これらI/O群は、I/Oアド
レスバス103によりアドレスマッピングされており、ア
ドレス領域は、16ビットI/Oと32ビットI/Oとで別々の領
域に割り振られている。
についても同符号を用いる。他の信号線も同様）とI/O
入力制御信号線105とにより16ビットI/O 107、32ビッ
トI/O 108に接続されている。これらI/O群は、I/Oアド
レスバス103によりアドレスマッピングされており、ア
ドレス領域は、16ビットI/Oと32ビットI/Oとで別々の領
域に割り振られている。
16ビットI/O 107は、上位データバス101に接続さ
れ、32ビットI/O 108は、上位データバス101と下位デ
ータバス102とに接続されている。
れ、32ビットI/O 108は、上位データバス101と下位デ
ータバス102とに接続されている。
これらの上位、下位データバス101および102は、スワ
ップドライバ109によって、上位側データを下位側に、
または、下位側データを上位側に出力することが可能と
なっている。このスワップドライバ109の制御は、I/Oコ
ントローラ106のスワップ検出回路111が出力するスワッ
プ指示信号（以下SWPENとも記す）115と、スワップ方向
信号（以下SWPDIRとも記す）116とにより行なわれる。
ップドライバ109によって、上位側データを下位側に、
または、下位側データを上位側に出力することが可能と
なっている。このスワップドライバ109の制御は、I/Oコ
ントローラ106のスワップ検出回路111が出力するスワッ
プ指示信号（以下SWPENとも記す）115と、スワップ方向
信号（以下SWPDIRとも記す）116とにより行なわれる。
I/Oコントローラ106のストローブ発生回路112は、マ
スタ側となるI/Oが出力する上位データストローブ（以
下STUDSとも記す）、下位データストローブ（以下MSTLD
Sとも記す）およびMSTREAD信号（３つを合わせて図中符
号119としてある）と、アドレスバス103からのアドレス
とから、スレーブとなるI/Oに対して上位データストロ
ーブおよび下位データストローブ（以下SLVUDS,SLVLDS
とも記す）120を出力する。
スタ側となるI/Oが出力する上位データストローブ（以
下STUDSとも記す）、下位データストローブ（以下MSTLD
Sとも記す）およびMSTREAD信号（３つを合わせて図中符
号119としてある）と、アドレスバス103からのアドレス
とから、スレーブとなるI/Oに対して上位データストロ
ーブおよび下位データストローブ（以下SLVUDS,SLVLDS
とも記す）120を出力する。
リードフェッチ信号発生回路113は、スレーブI/Oから
の転送アクノレジ信号（以下SLVACKとも記す）123を受
け、マスタI/Oに対してリードフェッチ信号124を出力す
る。マスタI/Oは、このリードフェッチ信号124を受けた
ときにデータの取り込みを行なう。
の転送アクノレジ信号（以下SLVACKとも記す）123を受
け、マスタI/Oに対してリードフェッチ信号124を出力す
る。マスタI/Oは、このリードフェッチ信号124を受けた
ときにデータの取り込みを行なう。
バスマスタアクノレジ制御回路114は、マスタとなる
べきI/Oからのマスタ要求信号（以下MSTRQとも記す）12
1を受け、いずれか１つのI/Oへバスマスタアクノレジ信
号（以下BMSTACKとも記す）122を出力する。MSTRQ121と
BMSTACK122は、各々接続される可能性のあるI/Oの最大
数分用意されており、I/O1台に１ビットずつが接続され
る。
べきI/Oからのマスタ要求信号（以下MSTRQとも記す）12
1を受け、いずれか１つのI/Oへバスマスタアクノレジ信
号（以下BMSTACKとも記す）122を出力する。MSTRQ121と
BMSTACK122は、各々接続される可能性のあるI/Oの最大
数分用意されており、I/O1台に１ビットずつが接続され
る。
ウェイトカウンタ110は、スワップ検出回路111のスワ
ップ情報125により、ライト時はストローブ発生回路112
へウェイト信号117を出力し、SLVUDS、SLVLDS120の出力
にウェイトを挿入し、リード時はリードフェッチ信号発
生回路113とバスマスタアクノレジ制御回路114とにウェ
イト信号118を出力し、RDFETCH124のアサートと、BMSTA
CK122のネゲートとにウェイトが挿入される。
ップ情報125により、ライト時はストローブ発生回路112
へウェイト信号117を出力し、SLVUDS、SLVLDS120の出力
にウェイトを挿入し、リード時はリードフェッチ信号発
生回路113とバスマスタアクノレジ制御回路114とにウェ
イト信号118を出力し、RDFETCH124のアサートと、BMSTA
CK122のネゲートとにウェイトが挿入される。
スワップドライバ109は、第６図に示すように、下位
側データを上位側に出力するドライバ601と、上位側デ
ータを下位側に出力するドライバ602と、SWPENおよびSW
PDIRによりドライバ601および602のいずれかを選択的に
起動する選択起動回路603とを有して構成される。
側データを上位側に出力するドライバ601と、上位側デ
ータを下位側に出力するドライバ602と、SWPENおよびSW
PDIRによりドライバ601および602のいずれかを選択的に
起動する選択起動回路603とを有して構成される。
選択起動回路603は、インバータ604、アンドゲート60
5および606を有して構成される。
5および606を有して構成される。
第２〜５図は本実施例の構成によるシステムのタイム
チャートである。
チャートである。
第２図はスワップの行なわれない場合のライトのタイ
ミングを示す。
ミングを示す。
I/Oコントローラ106のバスマスタアクノレジ制御回路
114からのバスマスタアクノレジ信号（BMSTACK）122を
受けたI/Oは、マスタとしてアドレス（ADR）とライトデ
ータ（この場合、上位側データUDATAのみ）を出力し、
リード／ライト信号MSTREAD（リード時ハイ）をローレ
ベルにする。また、上位データのみが有効であることを
示すため、MSTUDSをアサートし、MSTLDSをネゲートのま
まに保持する。
114からのバスマスタアクノレジ信号（BMSTACK）122を
受けたI/Oは、マスタとしてアドレス（ADR）とライトデ
ータ（この場合、上位側データUDATAのみ）を出力し、
リード／ライト信号MSTREAD（リード時ハイ）をローレ
ベルにする。また、上位データのみが有効であることを
示すため、MSTUDSをアサートし、MSTLDSをネゲートのま
まに保持する。
ストローブ発生回路112は、アドレス情報とMST U/L D
Sとから、スワップの必要のないライトであることを、
内部クロックCLKでサンプルして認知し、スレーブとな
るI/OにSLVUDSを出力し、SLVLDSのネゲートを保持す
る。
Sとから、スワップの必要のないライトであることを、
内部クロックCLKでサンプルして認知し、スレーブとな
るI/OにSLVUDSを出力し、SLVLDSのネゲートを保持す
る。
スワップの必要のないライトとは、 1.マスタとスレーブとが共に16ビットI/O 2.マスタとスレーブとが共に32ビットI/O 3.アドレスがロングワード境界 4.下位データを転送しないとき（MSTLDSがネゲート） のいずれかの場合である。なお、ロングワードを16ビッ
トI/Oに転送しようとした場合、すなわち、MSTUDS、MST
LDSが共にアサートされ、アドレスが16ビットI/O領域を
示した場合はエラーとする。
トI/Oに転送しようとした場合、すなわち、MSTUDS、MST
LDSが共にアサートされ、アドレスが16ビットI/O領域を
示した場合はエラーとする。
スレーブI/Oは、データ取り込みを完了したら、スレ
ーブアクノレジ信号SLVACK123を出力する。I/Oコントロ
ーラ106のバスマスタアクノレジ制御回路114は、これを
受けてマスタI/OへのBMSTACK122をネゲートする。マス
タI/Oは、これに従い、アドレスADR、データUDATA（LDA
TA）、MSTREAD、MST L/L DSを解放する。
ーブアクノレジ信号SLVACK123を出力する。I/Oコントロ
ーラ106のバスマスタアクノレジ制御回路114は、これを
受けてマスタI/OへのBMSTACK122をネゲートする。マス
タI/Oは、これに従い、アドレスADR、データUDATA（LDA
TA）、MSTREAD、MST L/L DSを解放する。
第３図はスワップのないときのリードのタイミングを
示す。
示す。
リードでスワップが必要ないのは、次のいずれかの場
合であり、論理条件はライトのときと等価である。
合であり、論理条件はライトのときと等価である。
1.マスタとスレーブが共に16ビットI/O 2.マスタとスレーブが共に32ビットI/O 3.アドレスがロングワード境界 4.下位データを転送しないとい（MSTLDSがネゲート） スワップがないことの条件を満たし、かつ、MSTUDSの
アサートを検知したときから、スレーブI/Oへのストロ
ーブSLV U/L DS120をI/Oコントローラ106中のストロー
ブ発生回路112が出力する。スレーブI/Oは、データをバ
ス上に出力し、SLVACK123を出力する。
アサートを検知したときから、スレーブI/Oへのストロ
ーブSLV U/L DS120をI/Oコントローラ106中のストロー
ブ発生回路112が出力する。スレーブI/Oは、データをバ
ス上に出力し、SLVACK123を出力する。
これを検知したリードフェッチ信号発生回路113は、
リードフェッチ信号RDFETCH124をワンパルス出力し、マ
スタI/Oは、これを受けてデータ取り込みを行なう。し
かる後に、BMSTACK122をネゲートし、転送を終了する。
リードフェッチ信号RDFETCH124をワンパルス出力し、マ
スタI/Oは、これを受けてデータ取り込みを行なう。し
かる後に、BMSTACK122をネゲートし、転送を終了する。
第４図はスワップがある場合のライトのタイミングを
示す。
示す。
マスタI/Oは、32ビットI/O 108であり、16ビットI/O
107のスレーブI/Oに対し、下位側データを転送すべく
MSTLDS119をアサートしている。下位データを上位デー
タ側に送出する必要を、スワップ検出回路111が検出
し、スワップ指示信号SWPEN115をアサートする。この場
合のスワップでは、スワップ方向信号SWPDIR116は、ネ
ゲートを保つ。
107のスレーブI/Oに対し、下位側データを転送すべく
MSTLDS119をアサートしている。下位データを上位デー
タ側に送出する必要を、スワップ検出回路111が検出
し、スワップ指示信号SWPEN115をアサートする。この場
合のスワップでは、スワップ方向信号SWPDIR116は、ネ
ゲートを保つ。
スワップと同時にウェイトカウタ110内のカウント信
号WTCNT1〜３が起動し、スワップドライバ109の遅延に
充分なウェイトが挿入された後に、スレーブ側の上位デ
ータストローブSLVUDSをアサートする。
号WTCNT1〜３が起動し、スワップドライバ109の遅延に
充分なウェイトが挿入された後に、スレーブ側の上位デ
ータストローブSLVUDSをアサートする。
ウェイトカウンタ110は、本実施例では３ビットであ
るが、スワップドライバ109の遅延時間と、クロック周
期との関係でビット数を決めればよい。
るが、スワップドライバ109の遅延時間と、クロック周
期との関係でビット数を決めればよい。
第５図はスワップのある場合のリードのタイミングを
示す。
示す。
マスタは、やはり32ビットI/O 108であり、16ビット
I/O 107のスレーブを下位側（ロングワード中の下位ワ
ード）に取り込むべくMSTLDSをアサートしている。
I/O 107のスレーブを下位側（ロングワード中の下位ワ
ード）に取り込むべくMSTLDSをアサートしている。
スワップ検出回路111によりスワップが必要であるこ
とが、スワップ情報125として出力され、SLVACK123のア
サートを検出しても、第３図と異なり、すぐにはRDFETC
H124をアサートしない。代わりに、ウェイトカウンタ11
0が起動され、スワップドライバの遅延を見込んだウェ
イトが挿入された後に、RDFETCH124を出力する。
とが、スワップ情報125として出力され、SLVACK123のア
サートを検出しても、第３図と異なり、すぐにはRDFETC
H124をアサートしない。代わりに、ウェイトカウンタ11
0が起動され、スワップドライバの遅延を見込んだウェ
イトが挿入された後に、RDFETCH124を出力する。
第６図に示すスワップドライバ109は、次のように動
作する。
作する。
SWPENがアサートされ、SWPDIRがネゲートのときは、
ドライバ601により下位データ102が上位側101に出力さ
れる。SWPEN、SWPDIRが共にアサートされたときは、ド
ライバ602の働きにより、上位データ101が下位側102に
出力される。
ドライバ601により下位データ102が上位側101に出力さ
れる。SWPEN、SWPDIRが共にアサートされたときは、ド
ライバ602の働きにより、上位データ101が下位側102に
出力される。
本実施例によれば、32ビット、16ビットのI/Oが混在
し、ロングワード内の上位、下位をドライバで接続する
制御（スワップ）を、I/Oコントローラが行なうシステ
ムにおいて、スワップを必要とするときのドライバの遅
延マージンを、スワップを必要としないときのタイミン
グに見込む必要がないので、両者の場合に最適なタイミ
ングとなるような高速なI/Oコントローラを実現でき
る。
し、ロングワード内の上位、下位をドライバで接続する
制御（スワップ）を、I/Oコントローラが行なうシステ
ムにおいて、スワップを必要とするときのドライバの遅
延マージンを、スワップを必要としないときのタイミン
グに見込む必要がないので、両者の場合に最適なタイミ
ングとなるような高速なI/Oコントローラを実現でき
る。
本実施例のI/Oコントローラ106は、DMAコントローラ
の内部の機能として構成することもできる。
の内部の機能として構成することもできる。
前記実施例では、I/O装置相互間でのデータ転送の例
を述べたが、他の装置との間でのデータ転送にも適用で
きることはいうまでもない。
を述べたが、他の装置との間でのデータ転送にも適用で
きることはいうまでもない。
第７図は本発明の転送制御方式の他の実施例を適用し
たマルチCPUシステムのシステム構成図である。
たマルチCPUシステムのシステム構成図である。
本実施例が適用されるマルチCPUシステムは、CPUとし
てマイクロプロセッサを２台またはそれ以上接続し、16
ビットCPU701と32ビットCPU702とが混在している。
てマイクロプロセッサを２台またはそれ以上接続し、16
ビットCPU701と32ビットCPU702とが混在している。
第７図に示す実施例は、上位データバス101および下
位データバス102に、複数のCPUとして、例えば、16ビッ
トCPU701、32ビットCPU702が接続されると共に、上位デ
ータバス101には上位データメモリ704が、下位データバ
ス102には下位データメモリ705が各々接続され、かつ、
上位データバス101と下位データバス102にスワップドラ
イバ109が接続され、これにシステムコントローラ703が
接続されて構成される。
位データバス102に、複数のCPUとして、例えば、16ビッ
トCPU701、32ビットCPU702が接続されると共に、上位デ
ータバス101には上位データメモリ704が、下位データバ
ス102には下位データメモリ705が各々接続され、かつ、
上位データバス101と下位データバス102にスワップドラ
イバ109が接続され、これにシステムコントローラ703が
接続されて構成される。
なお、第７図において、前記第１図に示す実施例と同
一のものには同一符号を付することとして、説明を繰り
返さない。
一のものには同一符号を付することとして、説明を繰り
返さない。
CPU701は、例えば、モトローラ社MC68000,68010など
を想定しており、上位データバス101に接続される。CPU
702は、例えば同社MC68020,MC68030などを想定してお
り、上位データバス101と下位データバス102とに接続さ
れる。もっとも、本発明は、これらのCPUに限定される
ものでないことは、いうまでもない。
を想定しており、上位データバス101に接続される。CPU
702は、例えば同社MC68020,MC68030などを想定してお
り、上位データバス101と下位データバス102とに接続さ
れる。もっとも、本発明は、これらのCPUに限定される
ものでないことは、いうまでもない。
システムコントローラ703は、ウェイトカウンタ110
と、スワップ検出回路111と、ライトシーケンサ706と、
リードシーケンサ707と、バスアービタ721と、オアゲー
ト710〜712とを有して構成される。
と、スワップ検出回路111と、ライトシーケンサ706と、
リードシーケンサ707と、バスアービタ721と、オアゲー
ト710〜712とを有して構成される。
ライトシーケンサ706およびリードシーケンサ707は、
アドレスストローブ信号AS720により起動されると共
に、READ/WRITE信号718によりいずれかが選択されて、
動作する。
アドレスストローブ信号AS720により起動されると共
に、READ/WRITE信号718によりいずれかが選択されて、
動作する。
以下、第８図および第９図をも参照して本実施例を詳
細に説明する。
細に説明する。
システムコントローラ703は、これらCPUのバス調停
と、上位データメモリ704、下位データメモリ705のリー
ド・ライト制御とを行なう。メモリへのライトは、ライ
トシーケンサ706が制御し、リードはリードシーケンサ7
07が制御する。それぞれデータのスワップが必要な場合
は、スワップドライバ109によりデータスワップが行な
われる。その指示は、スワップ検出回路111がCPUの出力
するアドレス719とREAD/WRITE信号718とから判定を行な
い、SWPEN115、SWPDIR116を出力することにより行な
う。
と、上位データメモリ704、下位データメモリ705のリー
ド・ライト制御とを行なう。メモリへのライトは、ライ
トシーケンサ706が制御し、リードはリードシーケンサ7
07が制御する。それぞれデータのスワップが必要な場合
は、スワップドライバ109によりデータスワップが行な
われる。その指示は、スワップ検出回路111がCPUの出力
するアドレス719とREAD/WRITE信号718とから判定を行な
い、SWPEN115、SWPDIR116を出力することにより行な
う。
CPUのバス調停は、それぞれCPU701、CPU702に入力さ
れるバスグラントアクノレジ信号BGACK1 713とBGACK2
714とにより行なわれ、本信号のアサートされていな
いCPUがバス占有権を持つ。これらのBGACK1 713とBGAC
K2 714とは、バスアービタ721により、バスリクエスト
信号BREQ1 722および／またはBREQ2 723の入力に応じ
て調停されて出力される。
れるバスグラントアクノレジ信号BGACK1 713とBGACK2
714とにより行なわれ、本信号のアサートされていな
いCPUがバス占有権を持つ。これらのBGACK1 713とBGAC
K2 714とは、バスアービタ721により、バスリクエスト
信号BREQ1 722および／またはBREQ2 723の入力に応じ
て調停されて出力される。
CPUへのライト・リードの応答は、ライトシーケンサ7
06またはリードシーケンサ707からオアゲート710を介し
て出力される応答信号DSACK715で行なわれる。メモリへ
のライト・リードタイミングは、それぞれ上位データメ
モリ704、下位データメモリ705へのチップイネーブル信
号UCE716、LCE717で行なわれる。
06またはリードシーケンサ707からオアゲート710を介し
て出力される応答信号DSACK715で行なわれる。メモリへ
のライト・リードタイミングは、それぞれ上位データメ
モリ704、下位データメモリ705へのチップイネーブル信
号UCE716、LCE717で行なわれる。
ライト・リード時にスワップが行なわれる場合は、行
なわれないときと比べてドライバを経由する時間分のウ
ェイトが、ウェイトカウンタ110により決まる所定の分
だけ挿入される。そのようすを、第８図と第９図とを用
いて説明する。
なわれないときと比べてドライバを経由する時間分のウ
ェイトが、ウェイトカウンタ110により決まる所定の分
だけ挿入される。そのようすを、第８図と第９図とを用
いて説明する。
第８図はスワップのない場合のライトのタイミングで
ある。
ある。
前記バス占有権を獲得したCPUは、アドレスADR719、R
EAD/WRITE信号718およびアドレスストローブ信号AS720
を出力すると共に、メモリに書き込むべきデータを上位
データバスにUDATAとして出力する。アドレスストロー
ブ信号AS720のアサートをクロックの立ち下がりでサン
プルし、ライトシーケンサ706のステージが起動され
る。ライトシーケンサの起動は、アドレスストローブ信
号AS720のほか、READ/WRITE信号718がWRITEモードとな
っている場合に行われる。ここで、READモードであれ
ば、リードシーケンサ707が起動される。
EAD/WRITE信号718およびアドレスストローブ信号AS720
を出力すると共に、メモリに書き込むべきデータを上位
データバスにUDATAとして出力する。アドレスストロー
ブ信号AS720のアサートをクロックの立ち下がりでサン
プルし、ライトシーケンサ706のステージが起動され
る。ライトシーケンサの起動は、アドレスストローブ信
号AS720のほか、READ/WRITE信号718がWRITEモードとな
っている場合に行われる。ここで、READモードであれ
ば、リードシーケンサ707が起動される。
このライトシーケンサ706において、ステージ２（ST
2）からCPUに対してDSACKが出力され、ST3で、メモリに
対してチップイネーブルが出力される。
2）からCPUに対してDSACKが出力され、ST3で、メモリに
対してチップイネーブルが出力される。
第９図はスワップのある場合のライトタイミングであ
る。
る。
上位データUDATAに出力されたライトデータはスワッ
プドライバを経て下位データLDATAに出力される。この
ときのスワップドライバ109の遅延分として、ST1とST2
との間に、ウェイトカウンタ110で所定のウェイトステ
ージSTWが挿入される。
プドライバを経て下位データLDATAに出力される。この
ときのスワップドライバ109の遅延分として、ST1とST2
との間に、ウェイトカウンタ110で所定のウェイトステ
ージSTWが挿入される。
なお、前記実施例では、ライト動作のみ説明したが、
リード時も同様であって、ウェイトカウンタ110により
所定のウェイトステージSTWがリードシーケンサ707に送
られる。
リード時も同様であって、ウェイトカウンタ110により
所定のウェイトステージSTWがリードシーケンサ707に送
られる。
本実施例によれば、32ビットと16ビットのCPUが混在
するマルチCPUシステムにおいて、データのスワップが
必要なときだけ所定のウェイトが挿入されるように動作
するので、スワップのない場合はシングルCPUシステム
と同じ速度で転送を行なうことができるという特徴があ
る。
するマルチCPUシステムにおいて、データのスワップが
必要なときだけ所定のウェイトが挿入されるように動作
するので、スワップのない場合はシングルCPUシステム
と同じ速度で転送を行なうことができるという特徴があ
る。
［発明の効果］ 本発明によれば、スワップドライバを経由するときと
バス上で直接転送するときとで、それぞれ独立にデータ
の取り込みおよび転送終結のタイミングを設定できるの
で、各々最速の転送を実現でき、特に、スワップを行な
わない場合に、スワップドライバの遅延を待たないで済
むようタイミング設計できるので、転送速度を速くでき
る効果がある。
バス上で直接転送するときとで、それぞれ独立にデータ
の取り込みおよび転送終結のタイミングを設定できるの
で、各々最速の転送を実現でき、特に、スワップを行な
わない場合に、スワップドライバの遅延を待たないで済
むようタイミング設計できるので、転送速度を速くでき
る効果がある。
第１図は本発明のデータ転送制御装置の一実施例を用い
たシステムの構成例を示すブロック図、第２図は前記実
施例を適用したシステムにおけるスワップのない場合の
ライトタイミングを示すタイムチャート、第３図は前記
システムにおけるスワップのない場合のリードタイミン
グを示すタイムチャート、第４図は前記システムにおけ
るスワップのある場合のライトタイミングを示すタイム
チャート、第５図は前記システムにおけるスワップのあ
る場合のリードタイミングを示すタイムチャート、第６
図は第１図に示すシステムに用いることのできるスワッ
プドライバの一例を示す回路図、第７図は本発明のデー
タ転送制御装置の他の実施例を用いたマルチCPUシステ
ムの構成例を示すブロック図、第８図は前記実施例を適
用したシステムにおけるスワップのない場合のライトタ
イミングを示すタイムチャート、第９図は前記システム
におけるスワップのある場合のライトタイミングを示す
タイムチャートである。 101……上位データバス、102……下位データバス、103
……アドレスバス、106……I/Oコントローラ、107……1
6ビットI/O、108……32ビットI/O、109……スワップド
ライバ、110……ウェイトカウンタ、111……スワップ検
出回路、112……ストローブ発生回路、113……リードフ
ェッチ信号発生回路、114……バスマスタアクノレジ制
御回路、701……16ビットCPU、702……32ビットCPU、70
3……システムコントローラ、704……上位データメモ
リ、705……下位データメモリ、706……ライトシーケン
サ、707……リードシーケンサ。
たシステムの構成例を示すブロック図、第２図は前記実
施例を適用したシステムにおけるスワップのない場合の
ライトタイミングを示すタイムチャート、第３図は前記
システムにおけるスワップのない場合のリードタイミン
グを示すタイムチャート、第４図は前記システムにおけ
るスワップのある場合のライトタイミングを示すタイム
チャート、第５図は前記システムにおけるスワップのあ
る場合のリードタイミングを示すタイムチャート、第６
図は第１図に示すシステムに用いることのできるスワッ
プドライバの一例を示す回路図、第７図は本発明のデー
タ転送制御装置の他の実施例を用いたマルチCPUシステ
ムの構成例を示すブロック図、第８図は前記実施例を適
用したシステムにおけるスワップのない場合のライトタ
イミングを示すタイムチャート、第９図は前記システム
におけるスワップのある場合のライトタイミングを示す
タイムチャートである。 101……上位データバス、102……下位データバス、103
……アドレスバス、106……I/Oコントローラ、107……1
6ビットI/O、108……32ビットI/O、109……スワップド
ライバ、110……ウェイトカウンタ、111……スワップ検
出回路、112……ストローブ発生回路、113……リードフ
ェッチ信号発生回路、114……バスマスタアクノレジ制
御回路、701……16ビットCPU、702……32ビットCPU、70
3……システムコントローラ、704……上位データメモ
リ、705……下位データメモリ、706……ライトシーケン
サ、707……リードシーケンサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 直原 正己 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 川島 秀之 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 貞光 均 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 京田 正 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 小林 一司 神奈川県秦野市堀山下１番地 株式会社 日立製作所神奈川工場内 (72)発明者 小林 正隆 神奈川県横浜市戸塚区吉田町292番地 株式会社日立マイクロソフトウエアシス テムズ内 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/36 G06F 13/42
Claims (6)
- 【請求項１】異なるデータ幅を有する複数の装置を同一
のデータバスに接続すると共に、該データバスをその最
大バス幅より小さいバス幅で区分するバスの各領域間の
バス接続を行うスワップドライバを備えて構成されるシ
ステムにおける、前記装置間のデータ転送制御方式であ
って、 前記装置間の転送が、前記スワップドライバを経由する
ものかまたは前記データバス上で直接行うものかを検出
し、データ転送を行う装置のうち転送先側の装置のデー
タ取り込みタイミングを、前記スワップドライバを経由
する転送の場合には、データバス上で直接転送する場合
より遅延させる手段を備えることを特徴とするデータ転
送制御方式。 - 【請求項２】異なるデータ幅を有する複数の装置を同一
のデータバスに接続すると共に、該データバスをその最
大バス幅より小さいバス幅で区分するバスの各領域間の
バス接続を行うスワップドライバを備え、かつ、マスタ
側となる装置の、転送しようとするデータ幅およびバス
の使用領域を示すストローブ信号を受けて、スレーブ側
となる装置へ、転送しようとするデータ幅およびバスの
使用領域を示すストローブ信号を出力する機能を備えて
構成されるシステムにおける、前記装置間のデータ転送
制御方式であって、 マスタ側装置のライト動作の際には、スレーブ側装置が
データ格納終了を示すアクノレジ信号を受けて転送を終
了する制御を行う機能と、スワップドライバを経由して
マスタ側装置がライトを行う場合には、前記マスタ側装
置の出力する前記ストレーブ信号を受けてからスレーブ
側装置へのストローブ信号の出力までのタイミングに、
前記スワップドライバの遅延時間に対応するウエイトを
挿入する機能とを備えることを特徴とするデータ転送制
御方式。 - 【請求項３】異なるデータ幅を有する複数の装置を同一
のデータバスに接続すると共に、該データバスをその最
大バス幅より小さいバス幅で区分するバスの各領域間の
バス接続を行うスワップドライバを備えて構成されるシ
ステムにおける、前記装置間のデータ転送制御方式であ
って、 マスタ側装置のリード動作の際には、スレーブ側装置が
データを出力したことを示すアクノレジ信号を受けて該
マスタ側装置に格納タイミング信号を出力する機能と、
スワップドライバを経由してマスタ側装置がリードを行
う場合には、前記スレーブ側装置が出力する前記アクノ
レジ信号を受けてから前記格納タイミング信号を出力す
るまでのタイミングに、前記スワップドライバの遅延時
間に対応するウエイトを挿入する機能とを備えることを
特徴とするデータ転送制御方式。 - 【請求項４】異なるデータ幅を有する複数の装置を同一
のデータバスに接続すると共に、該データバスをその最
大バス幅より小さいバス幅で区分するバスの各領域間の
バス接続を行うスワップドライバを備え、かつ、マスタ
側となる装置の、転送しようとするデータ幅およびバス
の使用領域を示すストローブ信号を受けて、スレーブ側
となる装置へ、転送しようとするデータ幅およびバスの
使用領域を示すストローブ信号を出力する機能を備えて
構成されるシステムにおける、前記装置間のデータ転送
制御方式であって、 マスタ側装置のライト動作の際には、スレーブ側装置が
データ格納終了を示すアクノレジ信号を受けて転送を終
了する制御を行う機能と、スワップドライバを経由して
マスタ側装置がライトを行う場合には、前記マスタ側装
置の出力する前記ストローブ信号を受けてからスレーブ
側装置へのストローブ信号の出力までのタイミングに、
前記スワップドライバの遅延時間に相当するウエイトを
挿入する機能と、 マスタ側装置のリード動作の際には、スレーブ側装置が
データを出力したことを示すアクノレジ信号を受けて該
マスタ側装置に格納タイミング信号を出力する機能と、
スワップドライバを経由してマスタ側装置がリードを行
う場合には、前記スレーブ側装置が出力する前記アクノ
レジ信号を受けてから前記格納タイミング信号を出力す
るまでのタイミングに、前記スワップドライバの遅延時
間に対応するウエイトを挿入する機能とを備えることを
特徴とするデータ転送制御方式。 - 【請求項５】異なるデータ幅を有する複数のCPU装置を
同一のデータバスに接続すると共に、該データバスをそ
の最大バス幅より小さいバス幅で区分するバスの各領域
間のバス接続を行うスワップドライバを備えて構成され
るシステムにおける、前記CPU装置とメモリとの間のデ
ータ転送制御方式であって、 前記メモリへのライトまたはリードを行う際、CPU装置
への応答およびメモリへのライト・リードタイミング信
号に、前記スワップドライバを経由して転送する場合に
は、経由しない場合のタイミングに対して、前記スワッ
プドライバの遅延時間に対応するウエイトを挿入して出
力する手段を備えることを特徴とするデータ転送制御方
式。 - 【請求項６】請求項１、２、３、４または５記載のデー
タ転送制御方式を適用した情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20771889A JP2790668B2 (ja) | 1989-08-10 | 1989-08-10 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20771889A JP2790668B2 (ja) | 1989-08-10 | 1989-08-10 | データ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371255A JPH0371255A (ja) | 1991-03-27 |
| JP2790668B2 true JP2790668B2 (ja) | 1998-08-27 |
Family
ID=16544403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20771889A Expired - Fee Related JP2790668B2 (ja) | 1989-08-10 | 1989-08-10 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790668B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2746568B1 (en) | 2006-03-29 | 2016-07-27 | Denso Corporation | Mount structure of fuel injection valve and fuel injection system |
-
1989
- 1989-08-10 JP JP20771889A patent/JP2790668B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371255A (ja) | 1991-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |