JPH0371255A

JPH0371255A - データ転送制御方式

Info

Publication number: JPH0371255A
Application number: JP20771889A
Authority: JP
Inventors: Tetsuya Mochida; 哲也持田; Masami Naohara; 直原　正己; Hideyuki Kawashima; 秀之川島; Hitoshi Sadamitsu; 貞光　均; Tadashi Kyoda; 京田　正; Ichiji Kobayashi; 一司小林; Masataka Kobayashi; 正隆小林
Original assignee: Hitachi Ltd; Hitachi Micro Software Systems Inc
Current assignee: Hitachi Ltd; Hitachi Micro Software Systems Inc
Priority date: 1989-08-10
Filing date: 1989-08-10
Publication date: 1991-03-27
Anticipated expiration: 2013-08-27
Also published as: JP2790668B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、ディジタル処理システムのデータ転送制御装
置に関し、特に、転送データ幅の種々なＩ１０装置、Ｃ
ＰＵ装置、チャネル装置等の装置を接続して構成される
システムのデータ転送制御方式に関する。

［従来の技術］情報処理等を行なうディジタル処理システムは、ＣＰＵ
、Ｉｌｏ、チャネル装置等の各種装置毎に種々なデータ
転送幅を有する場合が普通になってきている。しかも、
同一データバスに、異なるデータ幅を有する装置を接続
して、それらの間でデータ転送を行なうシステムが提案
されている。

このようなシステムで、データ幅の異なる装置間のデー
タ転送を行なう場合１両装置のデータ幅の差を考慮する
必要がある。

従来、この種のシステムで、データ幅の差を吸収する手
段として、例えば、特開昭６３−９８７５８号公報に記
載のように、データ幅の差が２倍である装置間で、アド
レスが奇数番地であるとき上位データを下位データバス
に、または、下位データを上位データバスに出力するス
ワップバッファを設ける方法があった。

［発明が解決しようとする課題］上記従来のシステムでは、スワップドライバを用いて上
位データを下位側バス、または下位データを上位側バス
へドライブする必要のある場合と、バス上で直接データ
のやり取りが完成する場合とで、スワップドライバを通
るときのデイレイに相当するタイミングの違いが考慮さ
れていなし）という問題があった。

すなわち、従来のシステムでは、スワップドライバを経
由するデイレイ分を含んでタイミングを決定することに
なるため、直接データのやり取りが可能な場合について
は、転送速度を不必要に遅くすることになってしまうと
いう問題点があった。

従来は、スワップドライバの遅延時間は、システム全体
を観点とした場合のデータ転送速度に比べて相対的には
無視し得るほど小さい値であった。しかし、昨今のプロ
セス技術の進歩等により、ＣＰＵ、工／○、その他チャ
ネル装置のデータ転送速度が飛躍的に向上し、もはやド
ライバの遅延は無視できないものとなっている。

本発明は、スワップドライバを用いてデータのスワップ
を行なう場合とバス上で直接データをやり取りする場合
との両方で最適のタイミングでの転送を実現するデータ
転送制御方式を提供することを目的とする。

［課題を解決するための手段］前記目的を遠戚するため、本発明は、異なるデータ幅を
有する複数の装置を同一のデータバスに接続すると共に
、該データバスをその最大バス幅より小さいバス幅で区
分するバスの各領域間のバス接続を行うスワップドライ
バを備えて構成されるシステムにおける、前記装置間の
データ転送制御方式であって、前記装置間の転送が、前
記スワップドライバを経由するものかまたは前記データ
バス上で直接行うものかを検出し、データ転送を行う装
置のうち転送先側の装置のデータ取り込みタイミングを
、前記スワップドライバを経由する転送の場合には、デ
ータバス上で直接転送する場合より遅延させる手段を備
えることを特徴とするものである。

より具体的には、本発明は、マスタ側となる装置の、転
送しようとするデータ幅およびバスの使用領域を示すス
トローブ信号を受けて、スレーブ側となる装置へ、転送
しようとするデータ幅およびバスの使用領域を示すスト
ローブ信号を出力する機能を備えて構成されるシステム
における、前記装置間のデータ転送制御方式であって、
マスタ側装置のライト動作の際には、スレーブ側装置が
データ格納終了を示すアクノレジ信号を受けて転送を終
了する制御を行う機能と、スワップドライバを経由して
マスタ側装置がライトを行う場合には、前記マスタ側装
置の出力する前記ストローブ信号を受けてからスレーブ
側装置へのストローブ信号の出力までのタイミングに、
前記スワップドライバの遅延時間に対応するウェイトを
挿入する機能とを備えて構成される。

また１本発明は、マスタ側装置のリード動作の際には、
スレーブ側装置がデータを出力したことを示すアクノレ
ジ信号を受けて該マスタ側装置に格納タイミング信号を
出力する機能と、スワップドライバを経由してマスタ側
装置がリードを行う場合には、前記スレーブ側装置が出
力する前記アクノレジ信号を受けてから前記格納タイミ
ング信号を出力するまでのタイミングに、前記スワップ
ドライバの遅延時間に対応するウェイトを挿入する機能
とを備えて構成される。

さらに、本発明は、前記ライト時の機能と、リード時の
機能とを共に備えて構成するともできる。

本発明は、同一データバスに接続されてデータ転送を行
う装置についてのデータ転送制御方式に適用される。例
えば、工／○装置相互間、ＣＰＵ装置相互間、Ｉ１０装
置およびＣＰＵ装置間、ＣＰＵ装置およびメモリ間等に
ついてのデータ転送に適用することができる。

この他、異なるデータ幅を有する複数のＣＰＵ装置を同
一のデータバスに接続すると共に、該データバスをその
最大バス幅より小さいバス幅で区分するバスの各領域間
のバス接続を行うスワップドライバを備えて構成される
システムにおける、前記ＣＰＵ装置とメモリとの間のデ
ータ転送にも適用することができる。この方式は、前記
メモリへのライトまたはリードを行う際、ＣＰＵ装置へ
の応答およびメモリへのライト・リードタイミング信号
に、前記スワップドライバを経由して転送する場合には
、経由しない場合のタイミングに対して、前記スワップ
ドライバの遅延時間に対応するウェイトを挿入して出力
する手段を備えることを特徴とする。

［作用］本発明によるデータ転送制御は、データ転送を行おうと
する装置間の転送が、前記スワップドライバを経由する
ものかまたは前記データバス上で直接行うものかの検出
が行われる。この検出は、例えば、転送においてマスタ
となる装置とスレーブとなる装置のデータ幅と、データ
バスにおける転送使用領域の情報と、アドレス情報と、
リード／ライト情報等から、スワップの必要の有無に関
する情報および方向に関する情報を得るよう動作するこ
とにより行うことができる。

前記スワップドライバを経由する転送の場合には、デー
タ転送を行う装置のうち転送先側の装置のデータ取り込
みタイミングを、データバス上で直接転送する場合より
遅延させる。この遅延は、スワップドライバの遅延時間
に対応する時間、すなわち、少なくとも、スワップドラ
イバの遅延時間以上の時間とする。

遅延時間は、例えば、ウェイトカウンタ等により設定す
ることができる。このウェイトカウンタは、例えば、リ
ード／ライト信号、スワップ情報、転送要求信号、転送
アクノレジ信号等により起動される。

遅延は、例えば、マスタ側装置のライトの場合、スレー
ブ側装置へのストローブ信号または転送要求信号を出力
するまでの間に、また、リードの場合、スレーブのアク
ノレジ信号を受けてからマスタ側装置に取り込みタイミ
ング（例えばフェッチタイミング）を出力するまでの間
に、所定時間のウェイトを挿入することにより行う。

このように、本発明は、スワップドライバを経由してデ
ータの転送が行われる場合には、スワップドライバによ
る遅延時間分について、転送先の装置のデータ取り込み
を遅延させる。また、スワップドライバを経由しない場
合には、前述したウェイト分の挿入は行わない。従って
、最速のタイミングを得ることができる。

［実施例］以下、本発明の実施例を第１〜９図を用いて説明する。

第１図に、本発明の転送制御方式の一実施例を適用した
Ｉ１０コントローラを用いた情報処理システムの系統図
を示す。

第１図に示す実施例は、上位データバス１０１および下
位データバス１０２からなるＩ１０データバスに、複数
の工／○装置として、例えば、１６ビツトＩ１０　１０
７．３２ビツトエ１０１０８等（他の装置は図示せず）
が接続されると共に、前記上位データバス１０１と下位
データバス１０２にスワップドライバ１０９が接続され
るシステムに、Ｉ１０コントローラ１０６を接続して構
成される。

Ｉ１０コントローラ１０６は、ウェイトカウンタ１１０
と、スワップ検出回路１１１と、ストローブ発生回路１
１２と、リードフェッチ信号発生回路１１３と、パスマ
スタアクノレジ制御回路１１４とを有して構成される。

工／○コントローラ１０６は、Ｉ１０出力制御制御線１
０４（信号についても同符号を用いる。他の信号線も同
様）とＩ１０入力制御制御線１０５とにより工６ビット
Ｉ１０　１０７．３２ビツトエ１０１０８に接続されて
いる。これらＩ１０群は、Ｉ１０アドレスバス１０３に
よりアドレスマツピングされており、アドレス領域は。

１６ビツトＩ１０と３２ビツトエ／○とで別々の領域に
割り振られている。

１６ビツトＩ１０　１０７は、上位データバス１０１に
接続され、３２ビツト■１０１０８は、上位データバス
１０１と下位データバス１０２とに接続されている。

これらの上位、下位データバス１０１および１０２は、
スワップドライバ１０９によって、上位側データを下位
側に、または、下位側データを上位側に出力することが
可能となっている。このスワップドライバ１０９の制御
は、Ｉ１０コントローラ１０６のスワップ検出回路１１
１が出力するスワップ指示信号Ｃ以下５ＷＰＥＮとも記
す）上１５と、スワップ方向信号（以下５ＷＰＤＩＲと
も記す）工１６とにより行なわれる。

Ｉ１０コントローラ１０６のストローブ発生回路１１２
は、マスタ側となるＩｌｏが出力する上位データストロ
ーブ（以下ＭＳＴＵＤＳとも記す）、下位データストロ
ーブ（以下ＭＳＴＬＤＳとも記す）およびＭＳＴＲＥＡ
Ｄ信号（３つを合わせて図中符号１１９としである）と
、アドレスバス１０３からのアドレスとから、スレーブ
となる工／○に対して上位データストローブおよび下位
データストローブ（以下５ＬＶＵＤＳ。

５ＬＶＬＤＳとも記す）１２０を出力する。

リードフェッチ信号発生回路１１３は、スレーブエ／○
からの転送アクノレジ信号（以下５ＬＶＡＣＫとも記す
）１２３を受け、マスタＩ１０に対してリードフェッチ
信号１２４を出力する。

マスタＩ１０は、このリードフェッチ信号１２４を受け
たときにデータの取り込みを行なう。

パスマスタアクノレジ制御回路１１４は、マスタとなる
べきＩｌｏからのマスタ要求信号（以下ＭＳＴＲＱとも
記す）１２１を受け、いずれか１つのＩｌｏへバスマス
タアクノレジイｉ号（以下ＢＭＳＴＡＣＫとも記す）工
２２を出力する。

ＭＳＴＲＱＩ２１とＢＭＳＴＡＣＫＩ２２は、各々接続
される可能性のあるＩｌｏの最大数分用意されており、
ｌ１０１台にエビットずつが接続される。

ウェイトカウンタ１１０は、スワップ検出回路１１１の
スワップ情報１２５により、ライト時はストローブ発生
回路１１２ヘウエイト信号１１７を出力し、５ＬＶＵＤ
Ｓ、５ＬＶＬＤＳ１２０の出力にウェイトを挿入し、リ
ード時はリードフェッチ信号発生回路１１３とパスマス
タアクノレジ制御回路１１４とにウェイト信号１１８を
出力し、ＲＤＦＥＴＣＨ１２４のアサートと、ＢＭＳ　
ＴＡＣＫ１２２のネゲートとにウェイトが挿入される。

スワップドライバ１０９は、第６図に示すように、下位
側データを上位側に出力するドライバ６０１と、上位側
データを下位側に出力するドライバ６０２と、５ＷＰＥ
Ｎおよび５ＷＰＤＩＲによりドライバ６０１および６０
２のいずれかを選択的に起動する選択起動回路６０３と
を有して構成される。

選択起動回路６０３は、インバータ６０４、アンドゲー
ト６０５および６０６を有して構成される。

第２〜５図は本実施例の構成によるシステムのタイムチ
ャートである。

第２図はスワップの行なわれない場合のライトのタイミ
ングを示す。

工／○コントローラ１０６のパスマスタアクノレジ制御
回路１１４からのパスマスタアクノレジ信号（ＢＭＳＴ
ＡＣＫ）１２２を受けたＩｌｏは、マスタとしてアドレ
ス（ＡＤＨ）とライトデータ（この場合は、上位側デー
タＵＤＡＴＡのみ）を出力し、リード／ライト信号ＭＳ
ＴＲＥＡＤ　（リード時ハイ）をローレベルにする。ま
た、上位データのみが有効であることを示すため、Ｍ　
Ｓ　ＴＵＤＳをアサートし、ＭＳＴＬＤＳをネゲートの
ままに保持する。

ストローブ発生回路１１２は、アドレス情報とＭ　Ｓ　
ＴＯ／ＬＤ　Ｓとから、スワップの必要のないライトで
あることを、内部クロックＣＬＫでサンプルして認知し
、スレーブとなるＩｌｏに５ＬＶＵＤＳを出力し、５Ｌ
ＶＬＤＳのネゲートを保持する。

スワップの必要のないライトとは、１．マスタとスレーブとが共に１６ビツトｌ１０２、マ
スタとスレーブとが共に３２ビツトｌ１０３、アドレス
がロングワード境界４、下位データを転送しないとき（ＭＳＴＬＤＳがネゲ
ート）のいずれかの場合である。なお、ロングワードを１６ビ
ツトエ／○に転送しようとした場合、すなわち、ＭＳＴ
ＵＤＳ、ＭＳＴＬＤＳが共にアサートされ、アドレスが
工６ビット■／○領域を示した場合はエラーとする。

スレーブＩ１０は、データ取り込みを完了したら、スレ
ーブアクノレジ信号５ＬＶＡＣＫ１２３を出力する。Ｉ
１０コントローラ１０６のパスマスタアクノレジ制御回
路１１４は、これを受けてマスタＩ１０へのＢＭＳＴＡ
ＣＫＩ２２をネゲートする。マスタＩ／○は、これに従
い、アドレスＡＤＨ、データＵＤＡＴＡ　（ＬＤＡＴＡ
）ＭＳＴＲＥＡＤ、ＭＳＴＵ／ＬＤＳを解放する。

第３図はスワップのないときのリードのタイミングを示
す。

リードでスワップが必要ないのは、次のいずれかの場合
であり、論理条件はライトのときと等価である。

１、マスタとスレーブが共に１６ビツトｌ１０２、マス
タとスレーブが共に３２ビツトｌ１０３、アドレスがロ
ングワード境界４、下位データに転送しないとき（ＭＳＴＬＤＳがネゲ
ート）スワップがないことの条件を満たし、かつ、ＭＳＴＵＤ
Ｓのアサートを検知したときから、スレーブ■／○への
ストローブＳ　Ｌ　ＶＵ／ＬＤ　５１２０をＩ１０コン
トローラ１０６中のストローブ発生回路１１２が出力す
る。スレーブエ／○は、データをバス上に出力し、５Ｌ
ＶＡＣＫ１２３を出力する。

これを検知したリードフェッチ信号発生回路１１３は、
リードフェッチ信号ＲＤＦＥＴＣＨ１２４をワンパルス
出力し、マスタＩ１０は、これを受けてデータ取り込み
を行なう。しかる後に、ＢＭＳＴＡＣＫ１２２をネゲー
トし、転送を終了する。

第４図はスワップがある場合のライトのタイミングを示
す。

マスタＩ／○は、３２ビツトＩ１０　１０８であり、１
６ビツトＩ１０　１０７のスレーブ■／○に対し、下位
側データを転送すべくＭＳＴＬＤＳ１１９をアサートし
ている。下位データを上位データ側に送出する必要を、
スワップ検出回路１１１が検出し、スワップ指示信号５
ＷＰＥＮ１１５をアサートする。この場合のスワップで
は、スワップ方向信号５ＷＰＤＩＲ１１６は、ネゲート
を保つ。

スワップと同時にウェイトカウンタ１１０内のカウント
信号ＷＴＣＮＴＩ〜３が起動し、スワップドライバ１０
９の遅延に充分なウェイトが挿入された後に、スレーブ
側の上位データストローブ５ＬＶＵＤＳをアサートする
。

ウェイトカウンタ１１０は、本実施例では３ビツトであ
るが、スワップドライバ１０９の遅延時間と、クロック
周期との関係でビット数を決めればよい。

（以下余白）第５図はスワップのある場合のリードのタイミングを示
す。

マスタは、やはり３２ビツトエ１０１０８であり、１６
ビツトＩ１０　１０７のスレーブを下位側（ロングワー
ド中の下位ワード）に取り込むべくＭＳＴＬＤＳをアサ
ートしている。

スワップ検出回路１１１によりスワップが必要であるこ
とが、スワップ情報１２５として出力され、５ＬＶＡＣ
Ｋ１２３のアサートを検出しても、第３図と異なり、す
ぐにはＲＤＦＥＴＣＨ１２４をアサートしない。代わり
に、ウェイトカウンタ１１０が起動され、スワップドラ
イバの遅延を見込んだウェイトが挿入された後に、ＲＤ
ＦＥＴＣＨ１２４を出力する。

第６図に示すスワップドライバ１０９は、次のように動
作する。

５ＷＰＥＮがアサートされ、５ＷＰＤＩＲがネゲートの
ときは、ドライバ６０１により下位データ１０２が上位
側１０１に出力される。５ＷＰＥＮ、５ＷＰＤＩＲが共
にアサートされたときは、ドライバ６０２の働きにより
、上位データ１−０１が下位側１０２に出力される。

本実施例によれば、３２ビツト、１６ビツトのＩｌｏが
混在し、ロングワード内の上位、下位をドライバで接続
する制御（スワップ）を、■／○コントローラが行なう
システムにおいて、スワップを必要とするときのドライ
バの遅延マージンを、スワップを必要としないときのタ
イミングに見込む必要がないので、両者の場合に最適な
タイミングとなるような高速なＩ１０コントローラを実
現できる。

本実施例のＩ１０コントローラ１０６は、ＤＭＡコント
ローラの内部の機能として構成することもできる。

前記実施例では、Ｉ１０装置相互間でのデータ転送の例
を述べたが、他の装置との間でのデータ転送にも適用で
きることはいうまでもない。

第７図は本発明の転送制御方式の他の実施例を適用した
マルチＣＰＵシステムのシステム構成図である。

本実施例が適用されるマルチＣＰＵシステムは、ＣＰＵ
としてマイクロプロセッサを２台またはそれ以上接続し
、１６ビツトＣＰＵ７０．１と３２ビツトＣＰＵ７０２
とが混在している。

第７図に示す実施例は、上位データバス１０１および下
位データバス１０２に、複数のＣＰＵとして、例えば、
１６ビツトＣＰＵ７０１．３２ビツトＣＰＵ７０２が接
続されると共に、上位データバス１０１には上位データ
メモリ７０４が、下位データバス１０２には下位データ
メモリ７０５が各々接続され、かつ、上位データバス１
０１と下位データバス１０２にスワップドライバ１０９
が接続され、これにシステムコントローラ７０３が接続
されて構成される。

なお、第７図において、前記第１図に示す実施例と同一
のものには同一符号を付することとして、説明を繰り返
さない。

ＣＰＵ７０１は１例えば、モトローラ社ＭＣ６８０００
，６８０１０などを想定しており、上位データバス１０
１に接続される。ＣＰＵ７０２は１例えば同社ＭＣ６８
０２０，ＭＣ６８０３０などを想定しており、上位デー
タバス１０１と下位データバス１０２とに接続される。

もっとも。

本発明は、これらのＣＰＵに限定されるものでないこと
は、いうまでもない。

システムコントローラ７０３は、ウェイトカウンタ１１
０と、スワップ検出回路１１１と、ライトシーケンサ７
０６と、リードシーケンサ７０７と、バスアービタ７２
１と、オアゲート７１０〜７１２とを有して構成される
。

ライトシーケンサ７０６およびリードシーケンサ７０７
は、アドレスストローブ信号ＡＳ７２０により起動され
ると共に、ＲＥＡＤ／ＷＲＩＴＥ信号７１８によりいず
れかが選択されて、動作する。

以下、第８図および第９図をも参照して本実施例を詳細
に説明する。

システムコントローラ７０３は、これらＣＰＵのバス調
停と、上位データメモリ７０４．下位データメモリ７０
５のリード・ライト制御とを行なう。メモリへのライト
は、ライトシーケンサ７０６が制御し、リードはリード
シーケンサ７０７が制御する。それぞれデータのスワッ
プが必要な場合は、スワップドライバ１０９によりデー
タスワップが行なわれる。その指示は、スワップ検出回
路１１１がＣＰＵの出力するアドレス７１９とＲＥＡＤ
／ＷＲＩＴＥ信号７１８とから判定を行ない、５ＷＰＥ
Ｎ１１５．５ＷＰＤＩＲ１１６を出力することにより行
なう。

ＣＰＵのバス調停は、それぞれＣＰＵ７０１、ＣＰＵ７
０２に入力されるバスゲランドアクルレジ信号ＢＧＡＣ
ＫＩ　　７１３とＢＧＡＣＫ２７１４とにより行なわれ
、本信号のアサートされていないＣＰＵがバス占有権を
持つ。これらのＢＧＡＣＫＩ　　７１３とＢＧＡＣＫ２
　７１４とは、バスアービタ７２１により、バスリクエ
スト信号ＢＲＥＱＩ　　７２２および／またはＢＲＥＱ
２７２３の入力に応じて調停されて出力される。

ＣＰＵへのライト・リードの応答は、ライトシーケンサ
７０６またはリードシーケンサ７０７からオアゲート７
１０を介して出力される応答信号ＤＳＡＣＫ７１５で行
なわれる。メモリへのライト・リードタイミングは、そ
れぞれ上位データメモリ７０４、下位データメモリ７０
５へのチップイネーブル信号ＵＣＥ　７１６、ＬＣＥ　
７１７で行なわれる。

ライト・リード時にスワップが行なわれる場合は、行な
われないときと比べてドライバを経由する時間分のウェ
イトが、ウェイトカウンタ１１０により決まる所定の分
だけ挿入される。そのようすを、第８図と第９図とを用
いて説明する。

第８図はスワップのない場合のライトのタイミングであ
る。

前記バス占有権を獲得したＣＰＵは、アドレスＡＤＲ７
１９，ＲＥＡＤ／ＷＲＩＴＥ信号７１８およびアドレス
ストローブ信号ＡＳ７２０を出力すると共に、メモリに
書き込むべきデータを上位データバスにＵＤＡＴＡとし
て出力する。アドレスストローブ信号ＡＳ７２０のアサ
ートをクロックの立ち下がりでサンプルし、ライトシー
ケンサ７０６のステージが起動される。ライトシーケン
サの起動は、アドレスストローブ信号ＡＳ７２０のほか
、ＲＥＡＤ／ＷＲＩＴＥ信号７１８がＷＲＩＴＥモード
となっている。場合に行われる。

ここで、ＲＥＡＤモードであれば、リードシーケンサ７
０７が起動される。

このライトシーケンサ７０６において、ステージ２　（
Ｓｒ１）からｃｐｕに対してＤＳＡＣＫが出力され、Ｓ
ｒ１で、メモリに対してチップイネーブルが出力される
。

第９図はスワップのある場合のライトタイミングである
。

上位データＵＤＡＴＡに出力されたライトデータはスワ
ップドライバを経て下位データＬＤＡＴＡに出力される
。このときのスワップドライバ１０９の遅延分として、
ＳＴＩとＳｒ１との間に、ウェイトカウンタ１１０で所
定のウェイトステージＳＴＷが挿入される。

なお、前記実施例では、ライト動作のみ説明したが、リ
ード時も同様であって、ウェイトカウンタ１１０により
所定のウェイトステージＳＴＷがリードシーケンサ７０
７に送られる。

本実施例によれば、３２ビツトと１６ビツトのＣＰＵが
混在するマルチＣＰＵシステムにおいて、データのスワ
ップが必要なときだけ所定のウェイトが挿入されるよう
に動作するので、スワップのない場合はシングルＣＰＵ
システムと同じ速度で転送を行なうことができるという
特徴がある。

［発明の効果］本発明によれば、スワップドライバを経由するときとバ
ス上で直接転送するときとで、それぞれ独立にデータの
取り込みおよび転送終結のタイミングを設定できるので
、各々最速の転送を実現でき、特に、スワップを行なわ
ない場合に、スワップドライバの遅延を待たないで済む
ようタイミング設計できるので、転送速度を速くできる
効果がある。

【図面の簡単な説明】

第１図は本発明のデータ転送制御装置の一実施例を用い
たシステムの構成例を示すブロック図。第２図は前記実施例を適用したシステムにおけるスワッ
プのない場合のライトタイミングを示すタイムチャート
、第３図は前記システムにおけるスワップのない場合の
リードタイミングを示すタイムチャート、第４図は前記
システムにおけるスワップのある場合のライトタイミン
グを示すタイムチャート、第５図は前記システムにおけ
るスワップのある場合のリードタイミングを示すタイム
チャート、第６図は第１図に示すシステムに用いること
のできるスワップドライバの一例を示す回路図、第７図
は本発明のデータ転送制御装置の他の実施例を用いたマ
ルチＣＰＵシステムの構成例を示すブロック図、第８図
は前記実施例を適用したシステムにおけるスワップのな
い場合のライトタイミングを示すタイムチャート、第９
図は前記システムにおけるスワップのある場合のライト
タイミングを示すタイムチャートである。１０１・・・上位データバス、１０２・・・下位データ
バス、１０３・・・アドレスバス、１０６・・・Ｉ１０
コントローラ、１０７・・・１６ビツトＩ１０．１、０
８・・・３２ビツトエ／○、１０９・・・スワップドラ
イバ、１１０・・・ウェイトカウンタ、１１上・・・ス
ワップ検出回路、１１２・・・ストローブ発生回路、１
１３・・・リードフェッチ信号発生回路、１１４・・パ
スマスタアクノレジ制御回路、７０１・・・１６ビツト
ＣＰＵ、７０２・・・３２ビツトＣＰＵ、７０３・・・
システムコントローラ、７０４・・・上位データメモリ
、７０５・・・下位データメモリ、７０６・・・ライト
シーケンサ、７０７・・・リードシーケンサ。

Claims

【特許請求の範囲】１、異なるデータ幅を有する複数の装置を同一のデータ
バスに接続すると共に、該データバスをその最大バス幅
より小さいバス幅で区分するバスの各領域間のバス接続
を行うスワップドライバを備えて構成されるシステムに
おける、前記装置間のデータ転送制御方式であって、前記装置間の転送が、前記スワップドライバを経由する
ものかまたは前記データバス上で直接行うものかを検出
し、データ転送を行う装置のうち転送先側の装置のデー
タ取り込みタイミングを、前記スワップドライバを経由
する転送の場合には、データバス上で直接転送する場合
より遅延させる手段を備えることを特徴とするデータ転
送制御方式。２、異なるデータ幅を有する複数の装置を同一のデータ
バスに接続すると共に、該データバスをその最大バス幅
より小さいバス幅で区分するバスの各領域間のバス接続
を行うスワップドライバを備え、かつ、マスタ側となる
装置の、転送しようとするデータ幅およびバスの使用領
域を示すストローブ信号を受けて、スレーブ側となる装
置へ、転送しようとするデータ幅およびバスの使用領域
を示すストローブ信号を出力する機能を備えて構成され
るシステムにおける、前記装置間のデータ転送制御方式
であって、マスタ側装置のライト動作の際には、スレーブ側装置が
データ格納終了を示すアクノレジ信号を受けて転送を終
了する制御を行う機能と、スワップドライバを経由して
マスタ側装置がライトを行う場合には、前記マスタ側装
置の出力する前記ストローブ信号を受けてからスレーブ
側装置へのストローブ信号の出力までのタイミングに、
前記スワップドライバの遅延時間に対応するウェイトを
挿入する機能とを備えることを特徴とするデータ転送制
御方式。３、異なるデータ幅を有する複数の装置を同一のデータ
バスに接続すると共に、該データバスをその最大バス幅
より小さいバス幅で区分するバスの各領域間のバス接続
を行うスワップドライバを備えて構成されるシステムに
おける、前記装置間のデータ転送制御方式であって、マスタ側装置のリード動作の際には、スレーブ側装置が
データを出力したことを示すアクノレジ信号を受けて該
マスタ側装置に格納タイミング信号を出力する機能と、
スワップドライバを経由してマスタ側装置がリードを行
う場合には、前記スレーブ側装置が出力する前記アクノ
レジ信号を受けてから前記格納タイミング信号を出力す
るまでのタイミングに、前記スワップドライバの遅延時
間に対応するウェイトを挿入する機能とを備えることを
特徴とするデータ転送制御方式。４、異なるデータ幅を有する複数の装置を同一のデータ
バスに接続すると共に、該データバスをその最大バス幅
より小さいバス幅で区分するバスの各領域間のバス接続
を行うスワップドライバを備え、かつ、マスタ側となる
装置の、転送しようとするデータ幅およびバスの使用領
域を示すストローブ信号を受けて、スレーブ側となる装
置へ、転送しようとするデータ幅およびバスの使用領域
を示すストローブ信号を出力する機能を備えて構成され
るシステムにおける、前記装置間のデータ転送制御方式
であって、マスタ側装置のライト動作の際には、スレーブ側装置が
データ格納終了を示すアクノレジ信号を受けて転送を終
了する制御を行う機能と、スワップドライバを経由して
マスタ側装置がライトを行う場合には、前記マスタ側装
置の出力する前記ストローブ信号を受けてからスレーブ
側装置へのストローブ信号の出力までのタイミングに、
前記スワップドライバの遅延時間に相当するウェイトを
挿入する機能と、マスタ側装置のリード動作の際には、スレーブ側装置が
データを出力したことを示すアクノレジ信号を受けて該
マスタ側装置に格納タイミング信号を出力する機能と、
スワップドライバを経由してマスタ側装置がリードを行
う場合には、前記スレーブ側装置が出力する前記アクノ
レジ信号を受けてから前記格納タイミング信号を出力す
るまでのタイミングに、前記スワップドライバの遅延時
間に対応するウェイトを挿入する機能とを備えることを
特徴とするデータ転送制御方式。５、異なるデータ幅を有する複数のＣＰＵ装置を同一の
データバスに接続すると共に、該データバスをその最大
バス幅より小さいバス幅で区分するバスの各領域間のバ
ス接続を行うスワップドライバを備えて構成されるシス
テムにおける、前記ＣＰＵ装置とメモリとの間のデータ
転送制御方式であって、前記メモリへのライトまたはリードを行う際、ＣＰＵ装
置への応答およびメモリへのライト・リードタイミング
信号に、前記スワップドライバを経由して転送する場合
には、経由しない場合のタイミングに対して、前記スワ
ップドライバの遅延時間に対応するウェイトを挿入して
出力する手段を備えることを特徴とするデータ転送制御
方式。６、請求項１、２、３、４または５記載のデータ転送制
御方式を適用した情報処理システム。