CZ9701560A3 - Můstek mezi dvěma sběrnicemi - Google Patents

Description

Oblast techniky

Vynález se týká digitálního počítačového systému.

připojena. Jeden průmyslové uznání, architektury (ISA) .

průmyslové standardní má dvacet čtyři (24)

V počítačových systémech jsou elektronické čipy a jiné součástky navzájem propojeny sběrnicemi. Široký výběr součástek lze připojit na sběrnici zajišťující vzájemné propojeni mezi všemi zařízeními, která jsou ke sběrnici typ sběrnice, který získal široké je sběrnice

Sběrnice ISA paměťových adresových vodičů, které tudíž zajišťuji podporu pro až šestnáct (16) megabytů paměti. Široké uznání sběrnice ISA mělo za následek návrh velmi velkého procenta zařízení pro použití na sběrnici ISA. Vstupní/výstupní zařízení o vyšší rychlosti obvykle používaná v počítačových systémech však vyžadují rychlejší sběrnice.

Dosavadní stav techniky

Řešením obecného problému posílání a příjmu dat z procesoru na jakékoli vysokorychlostní vstupní zařízeni je lokální sběrnice. Na rozdíl od sběrnice ISA, která pracuje relativně pomalu s omezenou šířkou pásma, komunikuje lokální sběrnice na systémové rychlosti a přenáší data ve 32bitových blocích. Stroje s lokální sběrnicí odstraňuji z hlavní systémové sběrnice ta rozhraní, která potřebují rychlou odezvu, jako například paměť, dispj^s^a diskové

SPOLEČNÁ ADVOKÁTNÍ KANCEL, VŠETEČKA A PARTNEŘI

Hálkova 2 120 00 Praha 2

mechaniky. Jedna taková lokální sběrnice, která začíná být přijímána v průmyslu, je sběrnice propojení periferních součástek (PCI) . Sběrnice PCI může být 32 nebo 64 bitová cesta pro vysokorychlostní datový přenos. PCI sběrnice je v podstatě paralelní datová cesta opatřená vedle sběrnice ISA. Systémový procesor a paměť mohou být například připojeny přímo k PCI sběrnici. Jiná zařízení, jako například grafické zobrazovací adaptéry, diskové řadiče, atd., mohou být také připojeny přímo nebo nepřímo (např. hostitelským můstkem) k PCI sběrnici.

Můstkový čip je zajištěn mezi PCI sběrnicí a ISA sběrnicí, aby zajistil komunikaci mezi zařízeními na těchto dvou sběrnicích. Můstkový čip v podstatě překládá sběrnicové cykly ISA na sběrnicové cykly PCI a naopak.

Mnoho ze zařízení připojených ke sběrnici PCI a sběrnici ISA jsou zařízení master (hlavní), která mohou provádět zpracování nezávisle na sběrnici nebo jiných zařízeních. Jistá zařízení připojená ke sběrnicím jsou považována za slavě zařízení (vedlejší) nebo cílová zařízení, která přijímají příkazy a odpovídají na požadavky hlavního zařízení. Podle PCI protokolů vyhlášených ve specifikaci PCI potřebuje PCI slavě odpovědět zařízení master, který požaduje transakci s oním slavem, během určitého předem stanoveného časového období, například pěti hodinových impulsů poté, co PCI master aktivoval rámcový signál.

Při normální PCI transakci aktivuje PCI master rámcový signál (PRÁME#) spolu s adresovým signálem a informacemi o adresní paritě. PCI slavě připojený k PCI sběrnici dekóduje adresu po detekování rámcového signálu na PCI sběrnici, aby určil, zda je slavě adresován PCI masterem. Určí-li PCI slavě, že je adresován masterem, aktivuje signál volby zařízení (DEVSEL#), aby požádal o cyklus. Zároveň však slavě porovnává informace o adresní paritě s adresou vyslanou PCI masterem. Je-li tímto PCI slavem detekována chyba parity adresy, může provést zrušení mastera (master-abort), vykonat cílové zrušení (target-abort) deaktivací signálu volby zařízení (DEVSEL#) a aktivací stop signálu (STOP#) , nebo paritní chybu ignorovat. Cílové zrušení ukončuje cyklus transakce master-slave i v případě, chtěl-li master provést transakci s odlišným slavem a daný odlišný slavě byl schopen na transakci reagovat.

PCI master také může provést zrušení mastera a udělá tak, nepodaří-li se mu přijmout signál volby zařízeni DEVSEL# od PCI zařízení slavě během určitého časového období po aktivaci FRAME# PCI masterem. Předem určené časové období může být například pět hodinových cyklů po aktivaci FRAME#. Neúspěch v přijetí signálu volby zařízení DEVSEL# ukazuje to, že žádný PCI slavě nepožadoval cyklus, takže PCI master účinně ukončí transakční cyklus master-slave.

Můstkový čip rozhraňující mezi sběrnicí PCI a sběrnicí ISA může být nakonfigurován tak, aby obsahoval prvky pracující jako PCI slavě. Problém s takovýmto uspořádáním je však ten, že zařízení PCI slavě na můstkovém čipu musí odpovědět na FRAME# na PCI sběrnici během časových limitů definovaných protokolem PCI sběrnice. To je obtížné zejména je-li můstkový čip čip o relativně malé rychlosti. Za účelem zajištěni odezvy na PCI master během určeného časového období musí PCI slavě uvnitř můstkového čipu odpovědět jako rychlé PCI zařízení aktivováním signálu volby zařízení během hodinového cyklu po přijetí FRAME#. Můstkový čip by poté aktivoval v následujících cyklech signál volby zařízení DEVSEL# na PCI sběrnici a na PCI masteru. Jakmile je signál volby zařízení DEVSEL# aktivován PCI zařízením slavě, není možné zakončení zrušením mastera, pouze cílovým zrušením.

Kvůli paritní chybě je však možné, že PCI slavě uvnitř můstkového čipu není zamýšleným cílem PCI mastera pro transakci master-slave. V takovémto případě je cílové zrušení nevhodné, protože transakce master-slave je míněna pro jiný slavě, který by eventuelně mohl ještě požadovat adresu. Můstek tudíž provede kontrolu na chybu parity adresy s použitím adresy a informací o paritě adresy, poskytnutých PCI masterem. Určí-li můstek chybu parity adresy, zajistí pro PCI slavě uvnitř můstku signál chyby adresní parity. Kvůli rychlé odezvě požadované PCI protokolem však PCI slavě potřebuje aktivovat signál volby zařízení DEVSEL# během časového období předtím, než může můstek zkontrolovat chybu parity adresy a generovat signál chyby adresní parity pro PCI slavě na můstku. Existuje proto dilema vzniklé požadavkem aktivace signálu volby zařízení DEVSEL# interně PCI zařízením slavě tak, aby mohla být provedena odezva pro master- během předem určeného časového období pro PCI transakce, a zabráněním PCI zařízení slavě uvnitř můstku v generování cílového přerušení na PCI sběrnici, protože určeným cílem může být jiný slavě.

Podstata vynálezu

Předmětem vynálezu je tudíž zajistit vylepšený počítačový systém, ve kterém je tomuto problému zabráněno, nebo ve kterém je zmírněn.

Tento účel je splněn vynálezem nárokovaným v nároku 1.

Tento vynález zajišťuje výhodu v tom, že umožňuje PCI zařízení slavě uvnitř můstku odpovídat během časových období určených sběrnicovým protokolem PCI, protože můstek současně určuje, zda se vyskytuje chyba parity adresy, a zabraňuje signálu cílového zrušení (signál volby zařízení a signál stop) v tom, aby byl šířen ven z můstkového čipu v případě, že nastane chyba parity adresy.

Přehled obrázků na výkresech

Vynález bude blíže vysvětlen prostřednictvím konkrétních příkladů provedení znázorněných na výkresech, na kterých představuje obr. 1 perspektivní pohled počítačového systému, který může ztělesňovat tento vynález;

obr obr obr blokový diagram provedení tohoto vynálezu uvnitř počítačového systému obrázku 1;

blokový diagram prvku chyby parity adresy a generace PCI signálu můstku sestrojeného podle provedení tohoto vynálezu;

časový diagram odezvy chyby parity adresy, ve kterém je externí PCI zrušení mastera vytvořeno z interního PCI cílového zrušeni podle provedení tohoto vynálezu.

Příklady provedeni vynálezu β

Nyní s odkazem na obrázky a zejména s odkazem na obrázek 1 je konvenční počítač nebo PC označený 10 typu, pro který je vynález zvláště užitečný. Počítač 10, který je přednostně ale nikoli nutně typu využívajícího osobní počítač IBM nebo podobný systém, obsahuje konzolový kryt 12, ve kterém je uspořádána deska obvodu plošného spoje, obsahující nezbytné obvody včetně čipů mikroprocesoru a BIOSu, řadičů, paměti s přímým přístupem, a jiný hardware. Počítač bude také obsahovat zobrazovací jednotku 14 a klávesnici 16 připojené ke krytu 12 kabelem 18. Velkokapacitní paměťová média obsahují mechaniku pevného disku uvnitř pouzdra a je uživateli nepřístupný a uživatelsky přístupné pružné disky stejně jako volitelně přehrávače 20 a 22 CD-ROM.

Obrázek 2 je blokový diagram počítačového systému sestrojeného podle provedení tohoto vynálezu. Systém obsahuje PCI sběrnici 30, ISA sběrnici 32 s množstvím ISA masterů 36 a ISA slavů 38. K PCI sběrnici 30 je připojeno množství paměťových PCI slavů 40.

Můstkový čip 34 obsahuje ISA rozhraní 42 připojené mezi ISA sběrnicí 32 a systémovou sběrnicí 44. PCI rozhraní 46 je zajištěno mezi PCI sběrnicí 30 a systémovou sběrnicí 44. Můstkový čip 34 má také DMA řadič 50, programovatelné I/O (PIO) registry 52 a logiku 60 generování signálu chyby adresní parity a PCI signálu, která bude popsána později. DMA řadič 50 je připojen k ISA sběrnici 32 . Můstkový čip 34 zajišťuje rozhraní mezi PCI sběrnicí 30 a ISA sběrnicí 32.

Rozhraní 42 ISA sběrnice v můstkovém čipu 34 překládá cykly ISA sběrnice do cyklu systémové sběrnice pro použití můstkovým čipem 34. Rozhraní 46 PCI sběrnice překládá cykly PCI sběrnice z PCI sběrnice 30 na cykly systémové sběrnice pro můstkový čip 34. DMA řadič 50 ovládá DMA řízení přístupů do paměti uvnitř systému. DMA řadič 50 zajišťuje množství oddělených DMA kanálů, přes které jsou přenášeny přístupy do paměti včetně jednotlivých ISA masterů 36.

Buďto DMA řadič 50 nebo master 36 ISA sběrnice může generovat přenosové cykly, protože DMA řadič 50 se chová jako sběrnicový master na ISA sběrnici 32. Jak ISA master 36, tak DMA řadič 50 mohou přistupovat k paměti umístěné buďto na ISA sběrnici 32, nebo na PCI sběrnici 30. Za účelem usnadnění vysvětlení budou však v následujícím popise popsány příklady, ve kterých generuje ISA sběrnicový master 36 přenosové cykly. Když toto nastane, DMA řadič 50 se chová jako arbitrážní zařízení.

Obrázek 3 je blokový diagram logiky 60 generování signálu chyby adresní parity a PCI signálu vyznačené v můstkovém čipu 34 v systému z obrázku 2. Logika 60 obsahuje v tomto příkladě množství PCI slavů 62, které jsou připojeny k vnitřní latchové PCI sběrnici 63. Vnitřní PCI vstupní a výstupní latchová a PCI rozhraňovací logika 64 (dále „PCI latchová a rozhraňovací logika 64) je připojena mezi PCI sběrnicí 30 a vnitřní latchovou PCI sběrnicí 63. PCI latchová a rozhraňovací logika 64 přijímá signály z PCI sběrnice 30 a z vnitřní latchové PCI sběrnice 63 a zachycuje tyto signály pro použití můstkem 34 a logikou 60. Latche jsou zapotřebí, protože PCI sběrnice 30 pracuje na vysoké rychlosti a PCI zařízení slavě 62 implementované pomalou technologií nemohou spolehlivě pracovat s nezachycenými signály.

PCI latchová a rozhraňovací logika 64 přijímá z PCI sběrnice 30 adresové signály, rámcový signál (FRAME#), signál IRDY# (iniciátor připraven). Logika 64 posílá signál výběru zařízení (DEVSE1#) , stop signál (#STOP) a signál cíl připraven (TRDY#). Zachycené verze každého z těchto signálů na vnitřní latchové PCI sběrnici 63.

Adresa z PCI sběrnice 30 je také přijímána logikou 66 generace a kontroly adresní parity. Kromě nezachycené adresy přijímá logika 66 generace a kontroly adresní parity (dále „kontrolní logika 66) nezachycené informace o paritě z PCI sběrnice 30. Nezachycené informace o adresní paritě a adresa jsou porovnány a nastane-li chyba, kontrolní logika 66 změní úroveň vnitřního můstkového signálu chyby adresy (PIB_ADD_ERR). Tento signál je zachycen v odděleném latchi 68, kde je dostupný PCI zařízením slavě 62.

Základní popis činnosti logiky 60 generování signálu chyby adresní parity a PCI signálu bude popsán s podrobnějším popisem odezvy chyby adresní parity včetně časového diagramu následujícím po tomto stručném popisu.

Požaduje-li master 42 provést transakci master-slave s jedním z PCI zařízení slavě 62, master 42 aktivuje FRAME#, adresu a informace o adresní paritě na PCI sběrnici 30. Chyba adresní parity a logika 60 generování PCI signálu na můstku 34 přijme FRAME# a informace o adrese ve vnitřní PCI latchové a rozhraňovací logice 64, kde jsou zachyceny pro použití v můstkovém čipu 34. Zachycený FRAME# a adresové signály jsou umístěny na vnitřní PCI sběrnici 63, kde jsou dostupné pro PCI zařízení slavě 62. PCI zařízení slavě 62 dekódují zachycenou adresu a určí, zda určitý PCI slavě 62 má odpovědět masteru 42. Jeden z PCI slavů 62, za předpokladu, že dekódování ukáže, že tento jednotlivý PCI slavě 62 by měl odpovědět, aktivuje signál výběru zařízení DEVSEL# na vnitřní latchové PCI sběrnici 63. Vnitřní PCI latchová a rozhraňovací logika 64 aktivuje signál výběru zařízení DEVSEL# na PCI sběrnici 30, kde je přijat masterem 42. Konkrétní transakce je poté provedena, jsou-li jak IRDY#, tak TRDY# aktivovány.

Veškerý výše uvedený popis kontrola adresy a informaci o generaci signálu chyby adresní vykonávána současně s tím, jak zařízeními slavě 62.

činnosti předpokládá, že adresní paritě nezpůsobila parity. Tato kontrola je je adresa dekódována PCI

Předpokládejme však nyní, že kontrola informací o adresní paritě vykonaná kontrolní logikou 66 indikuje, že nastala chyba adresní parity. Předpokládejme také, že jeden z PCI slavů 62 požadoval adresu aktivací DEVSEL#. Kontrolní logika 66 aktivuje vnitřní můstkový signál chyby adresní parity (PIB_ADD_ERR), kde je tento zachycen latchem 68. Zachycený signál chyby adresní parity je poslán do PCI slavů 62. PCI slavě 62, který požadoval adresu poté vykoná cílové zrušení transakce master-slave. To je dokončeno deaktivací signálu výběru zařízení DEVSEL# a aktivací stop signálu STOP# PCI slavem 62. Zachycený vnitřní můstkový signál chyby adresní parity je poskytnut vnitřní PCI latchové a rozhraňovací logice 64, která přijala také signál výběru zařízení. Jakmile vnitřní PCI latchová a rozhraňovací logika 64 přijala jak zachycený signál chyby adresní parity, tak signál výběru zařízení DEVSEL#, zabrání logika 64 jak signálu výběru zařízení DEVSEL#, tak stop signálu slávu STOP# v šíření (v zachycení) na PCI sběrnici 30. Cílové zrušení tudíž není na PCI sběrnici 30 masterem 42 viděno. Nepožaduje-li žádný jiný slavě na PCI sběrnici 30 adresu aktivací signálu výběru zařízeni DEVSEL# během předem určeného časového období poté, co master 42 aktivoval FRAME#, master 42 provede zrušení mastera.

Mělo by se rozeznat, že aktivace signálu výběru zařízeni DEVSEL# by neměla být zpožděna PCI slavem 62, dokud nejsou nezachycené vnitřní můstkové informace o chybě adresní parity dekódovány, protože protokol PCI sběrnice vyžaduje, aby PCI slavě 62 odpověděl vnitřně s rychlou odezvou (v prvním hodinovém impulsu po aktivaci FRAME#), aby vnější odezva, která je pomalá odezva (ve třetím hodinovém impulsu po aktivaci FRAME#), byla možná během časových omezení protokolu PCI sběrnice.

Podrobnější výklad odezvy chyby paritní adresy u uspořádání tohoto provedení bude nyní popsán s odkazem na časový diagram obrázku 4.

Master 42 aktivuje rámcový signál FRAME# a informace o adrese během hodinového impulsu 1. Tyto informace jsou zachyceny v PCI latchové a rozhraňovací logice 64 během hodinového impulsu 2. Během hodinového impulsu 2 jsou z masteru 42 přijaty informace o adresní paritě. Tyto informace jsou kontrolní logikou 66 porovnány s adresou během hodinového impulsu 2. Současně s tím, kdy kontrolní logika 66 kontroluje informace o paritě, vidí PCI slavě 62 aktivovaný zachycený FRAME# a dekóduje zachycenou adresu.

V tomto příkladě porovnání kontrolní logikou 66 informací adresní parity s adresou indikuje chybu adresní parity. Kontrolní logika 66 tudíž generuje vnitřní můstkový signál chyby adresní parity (PIB_ADD_ERR) na konci hodinového impulsu 2. Tento signál je zachycen (LATCHED PIB_ADD_ERR) během hodinového impulsu 3. Avšak PCI slavě 62, který dekódoval adresu reaguje na zachycený FRAME# během hodinového impulsu 3, aby vyhověl časovacím požadavkům PCI sběrnice 30, aktivací signálu volby zařízení DEVSEL#. PCI slavě 62 tudíž pracuje vnitřně jako „rychlý PCI slavě protože odpovídá během jednoho cyklu po přijetí zachyceného FRAME#. Avšak vzhledem k PCI masteru 42, který přijímá signál výběru zařízení DEVSEL# ze slávu 62 (nenastane-li chyba adresní parity) tři cykly po aktivaci rámcového signálu FRAME#, je PCI slavě 62 „pomalým slavem.

Do cyklu _4 rozezná PCI slavě 62 zachycený signál chyby adresní parity (signál PIB_ADD_ERR) a provede vnitřní cílové přerušení deaktivací signálu výběru zařízení DEVSEL# a aktivací stop signálu STOP#. To účinně zastaví PCI slavě 62 v provádění transakce master-slave. PCI latchová a rozhraňovací logika 64 zamezila signálu výběru zařízení DEVSEL# a stop signálu STOP# v šíření do PCI sběrnice 30 jako cílového zrušení, kde by bylo vidět masterem 42. PCI latchová a rozhraňovací logika 64 zablokuje DEVSEL# a STOP# jako odezvu na příjem zachyceného PIB_ADD_ERR (zachyceného signálu chyby adresní parity) z latche 68 a signálu volby zařízení DEVSEL# aktivovaného PCI slavem 62. Z vnějšku zůstane signál volby PCI zařízení DEVSEL# deaktivován (na vyšší úrovni) a PCI stop signál STOP# zůstane také deaktivován jak je vidět na maskovaných signálech na obrázku

4. Jiný slavě na PCI sběrnici 30 může požadovat adresu, nebo vnější PCI master 42 provede zrušení mastera, nepřijme-li signál volby zařízení DEVSEL# z jiného PCI slava na PCI sběrnici 30.

Bez tohoto provedení by byl signál volby PCI zařízení

DEVSEL# aktivován na PCI sběrnici 30 jak je ukázáno nemaskovanými signály vespod na obrázku 4, za kterými následuje PCI stop signál STOP# během hodinového impulsu 5.

To by nechtěně vnutilo cílové zrušení na PCI sběrnici 30.

S uspořádáním a způsobem tohoto vynálezu je provedeno požadované ukončení zrušením mastera chyby adresní parity můstkovým čipem 34, přestože mechanismus cílového zrušení je použit za účelem internímu vyhovění požadavkům technologie/časování. To umožňuje syntézu můstkového čipu pomalejší, méně nákladnou technologií, než by byla možná jinak.

Cílové zrušení generované vnitřně ze zachycených paritních vnitřních můstkových informací o chybě adresní parity zajišťuje, že za nejhorších možných hraničních podmínek zaručí vnitřní PCI slavě 62 řádné řízení stavů počítače. Kdyby byl za účelem provedení vnitřního zrušení mastera použit nezachycený signál chyby adresní parity, mohlo by to mít za následek za nejhorších možných podmínek nepředvídatelné chování.

Claims (6)

1. PATENTOVÉ NÁROKY

   1. Počítačový systém, obsahující první a druhou sběrnici, master připojený k první sběrnici a aktivující informace o adrese a adresní paritě na sběrnici za účelem zahájení transakce master-slave přes první sběrnici, můstek připojený mezi první a druhou sběrnici, přičemž můstek obsahuje logiku pro porovnávání informací o adrese a adresní paritě a generující signál chyby adresní parity, nastane-li chyba adresní parity, slavě, který přijímá signál chyby adresní parity a generuje jako odezvu signál cílového zrušení a logiku pro zamezení signálu cílového zrušení v šíření na první sběrnici.
2. 2. Počítačový systém podle nároku 1, kde první sběrnice je sběrnice propojení periferních součástek (PCI).

   .
3. 3. Počítačový systém podle nároku 2, kde slavě obsahuje logiku pro dekódování adresy a aktivaci signálu výběru zařízení pro master a vykonání transakce master-slave s masterem, indikuje-li dekódovaná adresa, že slavě je adresován masterem na první sběrnici.
4. 4. Počítačový systém podle nároku 3, kde master obsahuje logiku pro provádění zrušení mastera, nepodaří-li se masteru přijmout signál výběru zařízení během předem určeného časového období.
5. 5. Počítačový systém podle nároku 4, kde můstek dále obsahuje latche pro zachytávání adresy a signálu chyby adresní parity, přičemž slavě dekóduje zachycenou adresu a reaguje na zachycený signál chyby adresní parity.
6. 6. Počítačový systém podle nároku 5, kde cílového zrušení obsahuje deaktivovaný signál zařízení a aktivovaný stop signál.