JPH0981502A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】トランザクションの伝搬遅延に起因するデータ
パリティエラーの報告ミスを防止できるようにし、ＰＣ
Ｉシステムの信頼性の向上を図る。 【解決手段】内部ＰＣＩバス２と外部ＰＣＩバス３を繋
ぐＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０内には、デー
タパリティーエラーの発生を示す情報ＰＥがセットされ
るレジスタが設けられている。ＤＳ−ＰＣＩ／ＩＳＡブ
リッジ装置２０は、外部ＰＣＩバス４のパリティーエラ
ー信号ＰＥＲＲ＃がアクティブになると、レジスタにパ
リティーエラー情報ＰＥをセットすると共に、ドッキン
グバス上のシステムエラー信号線ＳＥＲＲ＃をアクティ
ブにしてシステムエラーの発生を内部ＰＣＩバス２側の
デバイスに通知する。内部ＰＣＩバス２側のデバイス
は、レジスタを調べて、外部ＰＣＩバス４側でデータパ
リティーエラーが発生したことを検知する事ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特に２つのＰＣＩバス間を繋ぐブリッジ装
置を有するコンピュータシステムに関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデバ
イス間、およびシステムメモリとＩ／Ｏデバイスとの間
のデータ転送などを高速に行うことが可能となり、シス
テム性能を高めることができる。

【０００４】

【発明が解決しようとする課題】しかし、複数のＰＣＩ
バスを含むシステムアーキテクチャを構築する場合に
は、それらＰＣＩバス間の同期化などのためにＰＣＩデ
バイス間の信号伝送にディレーが生じ、これが原因でデ
ータパリティーエラーを正常に報告できなくなる危険が
あった。以下、この問題について詳述する。

【０００５】複数のＰＣＩバスを採用したパーソナルコ
ンピュータのシステム構成の一例を図４に示す。図４に
示されているように、ＣＰＵ６１に最も近接した第１の
ＰＣＩバス６２にはＰＣＩデバイス（Ａ，Ｂ）６３，６
４と、第１のブリッジ装置６５とが接続されており、第
１のブリッジ装置６５によって第１のＰＣＩバス６２と
第２のＰＣＩバス６６とが繋がれている。この場合、Ｃ
ＰＵ６１に近接した側に位置する第１のＰＣＩバス６２
はブリッジ装置６５のプライマリーＰＣＩバスと称さ
れ、一方、ＣＰＵ６１から離れた側の第２のＰＣＩバス
６６はブリッジ装置６５のセカンダリーＰＣＩバスと称
される。

【０００６】第２のＰＣＩバス６６には、ＰＣＩデバイ
ス（Ｐ）６７と第２のブリッジ装置６８とが接続されて
おり、この第２のブリッジ装置６８によって第２のＰＣ
Ｉバス６６と第３のＰＣＩバス６９とが接続される。こ
の場合、ＣＰＵ６１に近接した側に位置する第２のＰＣ
Ｉバス６６はブリッジ装置６８のプライマリーＰＣＩバ
スと称され、一方、ＣＰＵ６１から離れた側の第３のＰ
ＣＩバス６９はブリッジ装置６８のセカンダリーＰＣＩ
バスと称される。第３のＰＣＩバス６９には、ＰＣＩデ
バイス（Ｘ，Ｙ，Ｚ）７０，７１，７２が接続されてい
る。

【０００７】通常、これら３つのＰＣＩバス６２，６
６，６９は互いに非同期で、動作周波数が異なっている
場合もある。このようなシステムでは、第１および第２
ブリッジ装置６５，６８によってトランザクションの伝
搬に遅延が生じる。このため、例えばＰＣＩデバイス
（Ｚ）７２がＰＣＩデバイス（Ａ）６３をリードアクセ
スするためのトランザクションを実行した場合には、も
し第２のブリッジ装置６８からＰＣＩデバイス（Ｚ）７
２へのデータ転送途中でデータパリティーエラーが発生
すると、ＰＣＩデバイス（Ａ）６３へのパリティーエラ
ー報告が遅れ、正常なデータ転送が損なわれる危険があ
る。ＰＣＩ仕様で規定されているリードサイクルにおけ
る通常のパリティーエラー報告タイミングを図５に示
す。

【０００８】すなわち、バスマスタはクロックＣＬＫ２
でフレーム信号ＦＲＡＭＥ＃を発生してリードアクセス
のためのトランザクションを開始し、まず、ターゲット
を指定するアドレスをアドレス／データバスＡＤ上に出
力し、次いでそのアドレス値に対応するパリティー情報
をＣＬＫサイクル３のタイミングでパリティー信号線Ｐ
ＡＲ上に出力する。アドレス指定されたターゲットは、
アドレス／データバスＡＤ上にデータを出力し、その１
クロック後（ＣＬＫ５）にデータに対応するパリティー
情報をパリティー信号線ＰＡＲ上に出力する。

【０００９】バスマスタは、パリティー信号線ＰＡＲ上
のパリティー情報を利用してデータパリティーエラーの
発生を検出すると、パリティーエラー信号ＰＥＲＲ＃を
ＣＬＫイクル６のタイミングで発生して、データパリテ
ィーエラーの発生をシステムに報告する。

【００１０】ところが、図４の構成においては、２つの
ブリッジ装置６５，６８によるトランザクション転送お
よび同期化のためのディレーが原因で、データパリティ
ーエラーを報告できなくなるという問題が生じる。この
様子を図６に示す。

【００１１】ＰＣＩデバイス（Ｚ）７２はＣＬＫサイク
ル２でフレーム信号ＦＲＡＭＥ＃を発生してリードアク
セスのためのトランザクションを開始し、まず、ターゲ
ットを指定するアドレスをアドレス／データバスＡＤ上
に出力し、次いでそのアドレス値に対応するパリティー
情報をＣＬＫサイクル３のタイミングでパリティー信号
線ＰＡＲ上に出力する。このアドレスおよびパリティー
情報は、ブリッジ装置６８，６５を経てＰＣＩバス６２
に遅れて伝えられる。

【００１２】ターゲットであるＰＣＩデバイス（Ａ）６
３は、アドレス／データバスＡＤ上にデータを出力し、
その１クロック後（ＣＬＫ６）にデータに対応するパリ
ティー情報をパリティー信号線ＰＡＲ上に出力し、サイ
クルを終了する。もし、ここでデータパリティーエラー
が発生した場合には、ＣＬＫ７でパリティーエラー信号
ＰＥＲＲ＃がアクティブにされることがＰＣＩ仕様では
必要である。

【００１３】しかし、実際にバスマスタであるＰＣＩデ
バイス（Ｚ）７２がデータパリティーエラーの発生を検
出できるのはＣＬＫ１０の時点であるので、ＰＣＩデバ
イス（Ｚ）７２によるパリティーエラー報告は３クロッ
ク程度遅れてしまう。このため、ＰＣＩバス６２側のデ
バイスは、パリティーエラー信号ＰＥＲＲ＃がアクティ
ブにされても、それが何のパリティエラーであるのかは
分らない。従って、パリティエラーの発生はシステム側
に正しく通知されず、リカバリーは実行されない。

【００１４】このように、従来では、ブリッジ装置のセ
カンダリーバス側のバスマスタがプライマリーバス側の
デバイスをリードアクセスするためのトランザクション
を実行したときにデータパリティーエラーが発生する
と、ブリッジ装置によるトランザクションの伝搬遅延の
ためにデータパリティエラーの報告タイミングが遅れて
しまい、データパリティエラーの発生をシステム側に通
知する事ができなくなるという危険があった。また、こ
のようなデータパリティエラーの報告タイミングの遅れ
の問題は、互いに非同期または動作周波数が異なる２つ
のＰＣＩバス間のトランザクションにおいても発生する
危険がある。

【００１５】この発明はこのような点に鑑みてなされた
もので、ブリッジ装置を改良してデータパリティエラー
の発生を報告できるようにし、信頼性の高いコンピュー
タシステムを提供することを目的とする。

【００１６】

【課題を解決するための手段】この発明によるコンピュ
ータシステムは、プロセッサに近接した側に位置するプ
ライマリーＰＣＩバスと、前記プロセッサから離れた側
に位置し、前記プライマリーＰＣＩバスと非同期または
動作周波数が異なるセカンダリーＰＣＩバスと、前記プ
ライマリーＰＣＩバスと前記セカンダリーＰＣＩバス間
に接続され、前記プライマリーＰＣＩバスと前記セカン
ダリーＰＣＩバスとの間でトランザクションを相互に伝
達するブリッジ装置と、このブリッジ装置内に設けら
れ、データパリティーエラーの発生を示す情報がセット
されるレジスタと、前記ブリッジ装置内に設けられ、前
記プライマリーＰＣＩバスおよびセカンダリーＰＣＩの
一方のＰＣＩバス側から他方のＰＣＩバス側へのへのデ
ータ転送において前記他方のＰＣＩバス側のＰＣＩデバ
イスによってデータパリティーエラーが検出されたと
き、そのデータパリティーエラーを検出したＰＣＩデバ
イスによる前記他方のＰＣＩバス上に定義されたパリテ
ィーエラー信号線（ＰＥＲＲ＃）のドライブに応答し
て、前記レジスタに前記データパリティーエラーの発生
を示す情報をセットすると共に、前記一方のＰＣＩバス
上に定義されたシステムエラー信号（ＳＥＲＲ＃）をド
ライブしてシステムエラーの発生を通知する手段とを具
備することを特徴とする。

【００１７】このコンピュータシステムでは、パリティ
ーエラー信号線（ＰＥＲＲ＃）の代わりにシステムエラ
ー信号（ＳＥＲＲ＃）が、データパリティエラーの報告
に利用される。標準ＰＣＩシステムにおいては、システ
ムエラー信号（ＳＥＲＲ＃）は、パリティーエラー信号
（ＰＥＲＲ＃）とは異なり、それをアクティブにすべき
タイミング、つまりクロックフェーズは規定されてな
い。システムエラー信号（ＳＥＲＲ＃）がアクティブに
なると、例えばプライマリーバス側のデバイスやシステ
ムソフトウェアは、ブリッジ装置のレジスタを調べて、
セカンダリーバス側でデータパリティーエラーが発生し
たことを検知する事ができる。したがって、ブリッジ装
置によるトランザクションの伝搬遅延に起因するデータ
パリティエラーの報告ミスを防止できるようになり、信
頼性の高いシステムを実現する事ができる。

【００１８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１には、この発明の一実施形
態に係わるコンピュータシステムの構成が示されてい
る。このコンピュータシステムは、ノートブックタイプ
またはラップトップタイプのポータブルパーソナルコン
ピュータであり、そのシステムボード上には３種類のバ
ス、つまりプロセッサバス１、内部ＰＣＩバス２、およ
び内部ＩＳＡバス３が配設されており、またこのポータ
ブルパーソナルコンピュータ本体のＤＳコネクタに接続
可能なドッキングステーション（拡張ユニット）内に
は、外部ＰＣＩバス４と外部ＩＳＡバス５が配設されて
いる。

【００１９】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、拡張Ｉ／Ｏデコーダ１８などが設けられている。
また、ドッキングステーション内には、ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロット４１，４２、ＩＳＡ拡張カードを
装着できるＩＳＡ拡張スロット５１，５２が設けられて
いる。

【００２０】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００２１】システムメモリ１３は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、複数のＤＲＡＭによって構成されて
いる。このシステムメモリ１３は、３２ビット幅または
６４ビット幅のデータバスを有する専用のメモリバスを
介してホスト−ＰＣＩブリッジ装置１２に接続されてい
る。メモリバスのデータバスとしてはプロセッサバス１
のデータバスを利用することもできる。この場合、メモ
リバスは、アドレスバスと各種メモリ制御信号線とから
構成される。

【００２２】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３をアクセス制御する機能などを有している。このホス
ト／ＰＣＩブリッジ装置１２内には、プロセッサバス１
と内部ＰＣＩバス２のバスサイクルの同期化のためのバ
ッファが設けられている。

【００２３】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００２４】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。

【００２５】また、このＰＣＩバス２上には、アドレス
またはデータに対応するパリティー情報が出力されるパ
リティー信号線ＰＡＲが定義されている。トランザクシ
ョンを開始したイニシエータは、アドレスフェーズの１
クロック後、およびライトトランザクションにおける各
データフェーズの１クロック後にパリティー信号線ＰＡ
Ｒをドライブする。また、現在のトランザクションによ
ってアドレス指定されたターゲットは、リードトラトン
ザクションの各データフェーズの１クロック後にパリテ
ィー信号線ＰＡＲをドライブする。

【００２６】さらに、ＰＣＩバス２上にはエラー報告信
号線として、パリティーエラー信号線ＰＥＲＲ＃、およ
びシステムエラー信号線ＳＥＲＲ＃が定義されている。
パリティーエラー信号線ＰＥＲＲ＃は、データフェーズ
の１クロック後にドライブされるパリティー信号線ＰＡ
Ｒによってデータパリティエラーが検出された時、それ
を報告するために利用される。パリティー信号線ＰＡＲ
のドライブによるデータパリティエラーの報告タイミン
グは、パリティー信号線ＰＡＲがドライブされるクロッ
クフェーズの１クロック後に規定されている。

【００２７】データパリティエラーは、ライトトランザ
クションにおいてはターゲットによって検出され、また
リードトランザクションにおいてはイニシエータによっ
て検出される。

【００２８】システムエラー信号線ＳＥＲＲ＃は、シス
テムエラーを報告するために利用されるものであり、例
えば、アドレスフェーズの１クロック後にドライブされ
るパリティー信号線ＰＡＲによってアドレスパリティエ
ラーが検出された時は、それを報告するために利用され
る。システムエラー信号線ＳＥＲＲ＃は非同期信号でで
あり、標準ＰＣＩシステムでは、システムエラーを報告
すべきタイミングは規定されていない。

【００２９】図１のシステムでは、トランザクションの
伝搬遅延に起因するデータパリティエラーの報告ミスを
防止するために、システムエラー信号線ＳＥＲＲ＃がデ
ータパリティエラーの報告に利用される。

【００３０】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００３１】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。

【００３２】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡコントローラ（ＩＳＡＣ）１５４、割り込
みコントローラ（ＰＩＣ）１５５、ＤＭＡコントローラ
（ＤＭＡＣ）１５６、システムタイマ（ＰＩＴ）１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９などが内蔵
されている。

【００３３】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００３４】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００３５】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。

【００３６】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号（ＤＥＶＳＥＬ＃）も含ま
れており、ＰＣＩインタフェース１５２は、内部デコー
ダ１５３からデコーダヒット信号（ＤＥＣＨＩＴ＃）が
発生された時、ＤＥＶＳＥＬ＃をアクティブにして、Ｐ
ＣＩバストランザクションに応答する。

【００３７】ＤＥＶＳＥＬ＃は、ＰＣＩ−ＩＳＡブリッ
ジＬＳＩ１５がＰＣＩバス２上で実行されたトランザク
ションのターゲットとして選択されたことを、そのトラ
ンザクションを開始したイニシエータに通知するための
信号である。ＤＥＣＨＩＴ＃は、内部デコーダ１５３内
蔵のデコードロジックからのヒット信号に応答して発生
される。

【００３８】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡコントローラ１５６、システムタイマ１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群１５９）、および内部ＩＳＡバス３上のテバ
イス（ＢＩＯＳ ＲＯＭ３１、リアルタイムクロック３
２、キーボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏ
ポートコントローラ３５など）それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ１５３によ
ってデコードされるのは、ＰＣＩバス２上に出力される
Ｉ／Ｏアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。

【００３９】ＩＳＡコントローラ１５４は、内部ＩＳＡ
バス３上のメモリおよびＩ／ＯをアクセスするためのＩ
ＳＡバスサイクルを実行する。コンフィグレーションレ
ジスタ群１５９は、コンフィグレーションサイクルでリ
ード／ライト可能なレジスタ群であり、ここには内部デ
コーダ１５３などを制御するための制御情報が例えばシ
ステムパワーオン時にセットされる。

【００４０】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ＤＳコネクタを介してコンピュータ本体
からドッキングステーションに導出されるドッキングバ
ス６とを繋ぐブリッジＬＳＩであり、バスサイクルを双
方向で伝達する。ドッキングバス６はＰＣＩバス相当の
信号線群を含む一種のＰＣＩバスである。このドッキン
グバス６は、内部ＰＣＩバス２と非同期であり、且つ動
作周波数も内部ＰＣＩバス２と異なっている。例えば、
内部ＰＣＩバス２の動作周波数、つまり内部ＰＣＩバス
２のクロック周波数は３０〜３３ＭＨｚ程度であり、ド
ッキングバス６のクロック周波数は２０〜２５ＭＨｚ程
度である。このようにドッキングバス６のクロック周波
数が内部ＰＣＩバス２のそれよりも低いのは、内部ＰＣ
Ｉバス２は硬質回路基板などからなるシステムボード上
に実装されるのに対し、ドッキングバス６はそのシステ
ムボードからＤＳコネクタに導き出されたフレキシブル
ケーブル上に実装されるためである。通常、フレキシブ
ルケーブルはシステムボードに比べ高周波ノイズに対す
る対策が困難であり、クロック周波数はなるべく低く抑
えることが望ましい。

【００４１】ドッキングバス６はＰＣＩ−ＤＳブリッジ
装置１６のセカンダリーＰＣＩバスであり、内部ＰＣＩ
バス２はＰＣＩ−ＤＳブリッジ装置１６のプライマリー
ＰＣＩバスである。

【００４２】このＰＣＩ−ＤＳブリッジ装置１６内に
は、内部ＰＣＩバス２とドッキングバスとのバスサイク
ルの同期化のためのバッファなどが内蔵されている。ま
た、ＰＣＩ−ＤＳブリッジ装置１６は、ドッキングステ
ーションとコンピュータ本体とのホットドッキング／ホ
ットアンドッキング時に内部ＰＣＩバス２とドッキング
バス６との間を分離するための機構としても利用されて
おり、このＰＣＩ−ＤＳブリッジ装置１６によって活線
挿抜による不具合の発生を防止する事ができる。

【００４３】ＰＣカードコントローラ１７は、ＰＣＩバ
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロット６１，６２に装着されるＰＣカード
を制御する。

【００４４】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス６と外部
ＰＣＩバス４および外部ＩＳＡバス５とを繋ぐブリッジ
ＬＳＩである。このＤＳ−ＰＣＩ／ＩＳＡブリッジ装置
２０は、ＰＣカードコントローラ１７などと同じくＰＣ
Ｉバスマスタの１つである。

【００４５】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔ
ｅｒ）２０３が設けられている。

【００４６】ＥＰＢＢ２０１は、内部ＰＣＩバス２上で
発生されるメモリサイクルおよびＩ／Ｏサイクルなどの
トランザクションをＰＣＩ−ＤＳブリッジ１６を経由し
て受け取り、それを外部ＰＣＩバス４上へ伝える。ま
た、外部ＰＣＩバス４上の拡張スロット４１，４２に装
着されたＰＣＩ拡張カードにバス使用権が与えられた場
合は、ＥＰＢＢ２０１は、外部ＰＣＩバス４上のトラン
ザクションをドッキングバス上に発生させる。外部ＰＣ
Ｉバス４は、内部ＰＣＩバス２、およびドッキングバス
６と非同期であり、その動作周波数は３３ＭＨｚ程度で
ある。ドッキングバス６はＥＰＢＢ２０１のプラリマリ
ーＰＣＩバスであり、また外部ＰＣＩバス４はＥＰＢＢ
２０１のセカンダリーＰＣＩバスである。

【００４７】このＥＰＢＢ２０１には、図２に示されて
いるように、内部ＰＣＩバス２と外部ＰＣＩバス４との
トランザクションインタフェースのための制御回路２０
１ａと、コンフィグレーション空間にマッピングされた
リード／ライト可能なレジスタ２０１ｂが内蔵されてお
り、ここには例えばＰＣＩ拡張カードによって検出され
たデータパリティーエラーの発生を示すパリティーエラ
ー情報ＰＥなどがセットされる。

【００４８】制御回路２０１ａは、ＰＣＩ拡張カードが
例えば内部ＰＣＩバス２上のＰＣＩデバイスをリードア
クセスするためのトランザクションを開始した場合にお
いて、ＰＣＩ拡張カードによって外部ＰＣＩバス４上の
パリティーエラー信号線ＰＥＲＲ＃がアクティブにされ
た時、それに応答してレジスタ２０１ｂにパリティーエ
ラー情報ＰＥをセットすると共に、ドッキングバス上の
システムエラー信号線ＳＥＲＲ＃をアクティブにしてシ
ステムエラーの発生を内部ＰＣＩバス２側のデバイスな
どに通知する。

【００４９】このように、ＥＰＢＢ２０１は、パリティ
ーエラー信号線ＰＥＲＲ＃の代わりにシステムエラー信
号ＳＥＲＲ＃を、データパリティエラーの報告に利用す
る。前述したように、標準ＰＣＩシステムにおいては、
システムエラー信号ＳＥＲＲ＃は、パリティーエラー信
号ＰＥＲＲ＃とは異なり、それをアクティブにすべきタ
イミング、つまりクロックサイクルのタイミングは規定
されてない。システムエラー信号ＳＥＲＲ＃がアクティ
ブになると、ＥＰＢＢ２０１のプライマリーＰＣＩバス
側のデバイスは、ＥＰＢＢ２０１のレジスタ２０１ｂを
調べて、ＥＰＢＢ２０１のセカンダリーバス側、つまり
外部ＰＣＩバス４でデータパリティーエラーが発生した
ことを検知する事ができる。

【００５０】また、制御回路２０１ｂには、内部ＰＣＩ
バス２と外部ＰＣＩバス４とのバスサイクルの同期化の
ためのバッファも内蔵されている。ＥＩＢＢ２０２は、
内部ＰＣＩバス２上に発生されるメモリサイクルおよび
Ｉ／ＯサイクルをＰＣＩ−ＤＳブリッジ１６を経由して
受け取り、それをプロトコル変換して外部ＩＳＡバス５
上へ伝える。また、外部ＩＳＡバス５上の拡張ＩＳＡマ
スタカードにバス使用権が与えられた場合は、ＥＩＢＢ
２０２は、外部ＩＳＡバス５上のバストランザクション
をドッキングバス６上に発生させる。

【００５１】ＬＢＡ２０３は、外部ＰＣＩバス４上のＰ
ＣＩ拡張カードからのバス使用要求と、外部ＩＳＡバス
５上のＩＳＡ拡張カードからのバス使用要求とを調停す
る。次に、図３のタイミングチャートを参照して、ＥＰ
ＢＢ２０１によるデータパリティーエラー報告動作を説
明する。

【００５２】まず、外部ＰＣＩバス４上のＰＣＩ拡張カ
ードは外部ＰＣＩバス４のＣＬＫサイクル２でフレーム
信号ＦＲＡＭＥ＃を発生してリードアクセスのためのト
ランザクションを開始し、内部ＰＣＩバス２上のターゲ
ットを指定するアドレスを、外部ＰＣＩバス４のアドレ
ス／データバスＡＤ上に出力し、次いでそのアドレス値
に対応するパリティー情報を外部ＰＣＩバス４のパリテ
ィー信号線ＰＡＲ上にＣＬＫサイクル３のタイミングで
出力する。

【００５３】このアドレスおよびパリティー情報は、Ｅ
ＰＢＢ２０１、ＰＣＩ−ＤＳブリッジ１６それぞれにお
ける同期化のためのディレーを経て、内部ＰＣＩバス２
のＣＬＫサイクル２、ＣＬＫサイクル４のタイミングで
内部ＰＣＩバス２上に遅れて伝えられる。

【００５４】ターゲットであるＰＣＩデバイス、例えば
ホスト−ＰＣＩブリッジ１２は、内部ＰＣＩバス２のＣ
ＬＫサイクル５のタイミングでアドレス／データバスＡ
Ｄ上にリードデータを出力し、その１クロック後（内部
ＰＣＩバス２のＣＬＫサイクル６）でリードデータに対
応するパリティー情報を内部ＰＣＩバス２のパリティー
信号線ＰＡＲ上に出力し、サイクルを終了する。

【００５５】これらリードデータおよびパリティー情報
は、ＰＣＩ−ＤＳブリッジ１６、ＥＰＢＢ２０１による
同期化のためのディレーを経て、外部ＰＣＩバス４のＣ
ＬＫサイクル９、ＣＬＫサイクル１０のタイミングで外
部ＰＣＩバス４上に遅れて伝えられる。

【００５６】もし、ＥＰＢＢ２０１から外部ＰＣＩバス
４へのデータ転送途中でデータパリティーエラーが発生
した場合には、トランザクションを開始したＰＣＩ拡張
カードは、外部ＰＣＩバス４のＣＬＫサイクル１１のタ
イミングでパリティーエラー信号ＰＥＲＲ＃をアクティ
ブにして、データパリティーエラーの発生を報告する。

【００５７】外部ＰＣＩバス４のパリティーエラー信号
ＰＥＲＲ＃がアクティブになると、ＥＰＢＢ２０１は、
コンフィグレーションレジスタ２０１ｂにパリティーエ
ラー情報ＰＥをセットすると共に、システムエラーの発
生を報告するためにドッキングバス６上のシステムエラ
ー信号線ＳＥＲＲ＃をアクティブにする。このＳＥＲＲ
＃は、ＰＣＩ−ＤＳブリッジ１６を経由して内部ＰＣＩ
バス２側のデバイスに通知される。

【００５８】システムエラー信号線ＳＥＲＲ＃をアクテ
ィブになると、例えばホスト−ＰＣＩブリッジ１２から
ＣＰＵ１１に割り込み信号が送られ、ＣＰＵ１１のソフ
トフェア制御の下、ホスト−ＰＣＩブリッジ１２によっ
てコンフィグレーションレジスタ２０１ｂの内容がリー
ドされ、これによってデータパリティーエラーの発生が
検知される。

【００５９】以上のように、図１のシステムにおいて
は、パリティーエラー信号線（ＰＥＲＲ＃）の代わりに
システムエラー信号（ＳＥＲＲ＃）が、データパリティ
エラーの報告に利用される。システムエラー信号（ＳＥ
ＲＲ＃）は、パリティーエラー信号（ＰＥＲＲ＃）とは
異なり、それをアクティブにすべきタイミング、つまり
クロックフェーズは規定されてない。システムエラー信
号（ＳＥＲＲ＃）がアクティブになると、内部ＰＣＩバ
ス２側のデバイスは、ＥＰＢＢ２０１のレジスタ２０１
ｂを調べて、外部ＰＣＩバス４側でデータパリティーエ
ラーが発生したことを検知する事ができる。

【００６０】したがって、ＥＰＢＢ２０１、ＰＣＩ−Ｄ
Ｓブリッジ１６によるトランザクションの伝搬遅延に起
因するデータパリティエラーの報告ミスを防止できるよ
うになり、信頼性の高いシステムを実現する事ができ
る。

【００６１】なお、この実施形態では、外部ＰＣＩバス
４上のデバイスがバスマスタとして動作して内部ＰＣＩ
バス２上のデバイスをアクセスするためのトランザクシ
ョンを開始する場合について説明したが、トランザクシ
ョンの伝達や同期化のためのディレイは、例えば、内部
ＰＣＩバス２とプロセッサバス１との間でも同様に発生
するので、ホスト／ＰＣＩブリッジ１２内にＥＰＢＢ２
０１と同様のデータパリティーエラー報告機能を設けて
も良い。

【００６２】また、ＰＣＩ−ＤＳブリッジ１６にもＥＰ
ＢＢ２０１と全く同様のパリティーエラー報告機能が設
けられており、ＰＣＩ−ＤＳブリッジ１６からＥＰＢＢ
２０１へのデータ転送途中でパリティーエラーが発生し
た場合には、ＰＣＩ−ＤＳブリッジ１６がパリティーエ
ラー情報ＰＥを内部レジスタにセットすると共に、内部
ＰＣＩバス２上のシステムエラー信号（ＳＥＲＲ＃）を
ドライブする。

【００６３】

【発明の効果】以上説明したように、この発明によれ
ば、パリティーエラー信号線（ＰＥＲＲ＃）の代わりに
システムエラー信号（ＳＥＲＲ＃）をデータパリティエ
ラーの報告に利用することにより、ブリッジ装置による
トランザクションの伝搬遅延に起因するデータパリティ
エラーの報告ミスを防止できるようになり、信頼性の高
いシステムを実現する事ができる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。

【図２】同実施形態のコンピュータシステムに設けられ
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置の構成を示すブロ
ック図。

【図３】同実施形態のコンピュータシステムに設けられ
たＤＳ−ＰＣＩ／ＩＳＡブリッジ装置によって実行され
るデータパリティーエラーの報告動作を説明するタイミ
ングチャート。

【図４】ＰＣＩバスを採用した通常のパーソナルコンピ
ュータのシステム構成を示すブロック図。

【図５】ＰＣＩ仕様で規定されている通常のデータパリ
ティーエラー報告タイミングを示すタイミングチャー
ト、

【図６】図４のシステムにおいトランザクションの伝搬
遅延によってデータパリティーエラーの報告が遅れる様
子を示すタイミングチャート。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、４…外部Ｐ
ＣＩバス、６…ドッキングバス、１１…ＣＰＵ、１５…
ＰＣＩ−ＩＳＡブリッジ、１６…ＰＣＩ−ＤＳブリッジ
１６、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ、２０１…
外部ＰＣＩバスブリッジ（ＥＰＢＢ）。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサに近接した側に位置するプラ
   イマリーＰＣＩバスと、 前記プロセッサから離れた側に位置し、前記プライマリ
   ーＰＣＩバスと非同期または動作周波数が異なるセカン
   ダリーＰＣＩバスと、 前記プライマリーＰＣＩバスと前記セカンダリーＰＣＩ
   バス間に接続され、前記プライマリーＰＣＩバスと前記
   セカンダリーＰＣＩバスとの間でトランザクションを相
   互に伝達するブリッジ装置と、 このブリッジ装置内に設けられ、データパリティーエラ
   ーの発生を示す情報がセットされるレジスタと、 前記ブリッジ装置内に設けられ、前記プライマリーＰＣ
   ＩバスおよびセカンダリーＰＣＩの一方のＰＣＩバス側
   から他方のＰＣＩバス側へのへのデータ転送において前
   記他方のＰＣＩバス側のＰＣＩデバイスによってデータ
   パリティーエラーが検出されたとき、そのデータパリテ
   ィーエラーを検出したＰＣＩデバイスによる前記他方の
   ＰＣＩバス上に定義されたパリティーエラー信号線（Ｐ
   ＥＲＲ＃）のドライブに応答して、前記レジスタに前記
   データパリティーエラーの発生を示す情報をセットする
   と共に、前記一方のＰＣＩバス上に定義されたシステム
   エラー信号（ＳＥＲＲ＃）をドライブしてシステムエラ
   ーの発生を通知する手段とを具備することを特徴とする
   コンピュータシステム。
2. 【請求項２】 前記システムエラーの発生通知に応答し
   て前記ブリッジ装置のレジスタを参照し、システムエラ
   ーの発生要因がデータパリティエラーか否かを検出する
   手段をさらに具備する事を特徴とする請求項１記載のコ
   ンピュータシステム。
3. 【請求項３】 コンピュータ本体と、このコンピュータ
   本体の拡張コネクタに取り外し自在に接続され、各種拡
   張デバイスが装着可能な拡張ユニットとから構成される
   コンピュータシステムにおいて、 前記コンピュータ本体は、 第１のＰＣＩバスと、この第１のＰＣＩバスと非同期ま
   たは動作周波数が異なり、拡張コネクタを介して前記拡
   張ユニットに導出される第２のＰＣＩバスと、前記第１
   および第２のＰＣＩバスがそれぞれプライマリーＰＣＩ
   バスおよびセカンダリーＰＣＩバスとなるようにそれら
   第１および第２のＰＣＩバス間に接続され、それら第１
   および第２のＰＣＩバス間でトランザクションを相互に
   伝達する第１のブリッジ装置とを具備し、 前記拡張ユニットは、 前記第２のＰＣＩバスと非同期または動作周波数が異な
   り、各種ＰＣＩ拡張デバイスが接続可能な第３のＰＣＩ
   バスと、前記第２および第３のＰＣＩバスがそれぞれプ
   ライマリーＰＣＩバスおよびセカンダリーＰＣＩバスと
   なるようにそれら第２および第３のＰＣＩバス間に接続
   され、それら第２および第３のＰＣＩバス間でトランザ
   クションを相互に伝達する第２のブリッジ装置とを具備
   し、 前記第１および第２のブリッジ装置の各々は、 データパリティーエラーの発生を示す情報がセットされ
   るレジスタと、 前記プライマリーＰＣＩバスおよびセカンダリーＰＣＩ
   の一方のＰＣＩバス側から他方のＰＣＩバス側へのへの
   データ転送において前記他方のＰＣＩバス側のＰＣＩデ
   バイスによってデータパリティーエラーが検出されたと
   き、そのデータパリティーエラーを検出したＰＣＩデバ
   イスによる前記他方のＰＣＩバス上に定義されたパリテ
   ィーエラー信号線（ＰＥＲＲ＃）のドライブに応答し
   て、前記レジスタに前記データパリティーエラーの発生
   を示す情報をセットすると共に、前記一方のＰＣＩバス
   上に定義されたシステムエラー信号（ＳＥＲＲ＃）をド
   ライブしてシステムエラーの発生を通知する手段とを具
   備することを特徴とするコンピュータシステム。
4. 【請求項４】 前記システムエラーの発生通知に応答し
   て前記ブリッジ装置のレジスタを参照し、システムエラ
   ーの発生要因がデータパリティエラーか否かを検出する
   手段をさらに具備する事を特徴とする請求項３記載のコ
   ンピュータシステム。