JPH09198341A - データ処理システム - Google Patents

データ処理システム

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JPH09198341A
JPH09198341A JP9002099A JP209997A JPH09198341A JP H09198341 A JPH09198341 A JP H09198341A JP 9002099 A JP9002099 A JP 9002099A JP 209997 A JP209997 A JP 209997A JP H09198341 A JPH09198341 A JP H09198341A
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JP
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data
bus
module
pci
address
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JP9002099A
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English (en)
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Randall Don Briggs
ランダル・ドン・ブリッグス
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HP Inc
Original Assignee
Hewlett Packard Co
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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  • Theoretical Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Bus Control (AREA)

Abstract

(57)【要約】 【目的】ＰＣＩバスと複数の入出力デバイス（Ｉ／Ｏ）
を接続する低コストのインターフェースを提供する。 【構成・作用】ＰＣＩバス２２と複数のＩ／Ｏ３０の間
にはコントローラ６２が介在し、これらのＩ／ＯはＡＳ
ＩＣバス５４に接続される。ＰＣＩバスからアドレス及
びコマンドが与えられると、モジュール５６〜６０がア
ドレスをデコードし、どのＩ／Ｏがアクセスされている
かを検出してコントローラに通知する。これによりコン
トローラはアクセスされているＩ／Ｏの専用コマンドラ
インを付勢してそのＩ／Ｏにアクセスを通知し、所要動
作を行わせる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムの内部のモジュールとＰＣＩ(Peripheral Component
Interface)バスを相互接続する回路アーキテクチャに関
し、詳細には、単一のインタフェース構造によってＰＣ
Ｉバスを複数の多機能装置空間に接続できるようにする
回路アーキテクチャに関する。
【０００２】
【従来技術及びその問題点】ＰＣＩインタフェースは、
急速にコンピュータ関連装置における入出力機能用の好
ましいインタフェースになりつつある。ＰＣＩ仕様は業
界標準であり、外部装置とデータ処理機器中の既存の内
部バス構造を相互接続するための信号レベル、プロトコ
ル、回路構成に関する詳細を提示するものである。ＰＣ
Ｉ仕様によって、それぞれ、少なくとも１つの機能モジ
ュールを含む構成空間を作成することができ、ＰＣＩバ
ス上の入力アドレスを構成空間内の機能モジュールにマ
ッピングすることができる。一般に、各構成空間は１つ
の機能モジュールに制限される。
【０００３】ＰＣＩインタフェースを実装するにはかな
りの論理回路が必要なので、ＰＣＩバスと複数の機能モ
ジュールとの間の通信ができるようにする単一のインタ
フェースを提供することが望ましい。ＰＣＩ仕様には多
機能を持つことができるという能力が記載されている
が、そのようなインタフェース機能の実装に関する詳細
はほとんど提示されていない。それにもかかわらず、
（ＰＣＩ仕様によって使用可能にされるように）複数の
構成空間を使用可能にするだけでなく、複数の機能とＰ
ＣＩ機能とのインタフェースをとれるようにする低コス
トのＰＣＩインタフェースが要求されている。
【０００４】従来技術には、データ処理システムの内部
モジュール機能とＰＣＩバスとの間のインタフェース機
能を提供する多くの手法が存在している。１つの解決策
では、各入出力機能がそれ自体のＰＣＩインタフェース
を有し、単に各入出力機能を個別のインタフェースと共
に単一の集積回路上に配置するだけである。
【０００５】LSI Logic,Inc.は、内部コンピュータ機能
をＰＣＩバスへインタフェースする"PCI-32 FlexCore"
アーキテクチャを提供している。FlexCore製品は内部で
IntelCorp.の４８６"VL"バスとのインタフェースをと
る。FlexCore製品のサイズは１００００ゲートないし４
３０００ゲートの範囲であり、そのため、インタフェー
ス問題に対する複雑で比較的高価な解決策である。Flex
Core製品は構成空間内の複数の機能モジュールへのアク
セスをサポートするようであるが、これをどのように行
うかに関する詳細は知られていない。
【０００６】Synopsys Corporationは"DesignWare PCI
Macro Set"を提供している。Synopsys Corporationの製
品は多数のコードブロックを備え、これらのコードブロ
ックは、コードで表される機能設計を自分の設計に組み
込む顧客に販売されている。その結果、顧客の回路との
インタフェースは、明確には定義されておらず、構成内
の複数のモジュール機能は、結果として得られるインタ
フェースではサポートされない。複数の入出力機能にア
クセスする場合、それらの機能は単一の構成空間を共用
しなければならない。
【０００７】AMCC Corporationは、組込型マイクロプロ
セッササブシステムとＰＣＩバスのインタフェースをと
る方法を提供する”アドオンアプリケーション用ＰＣＩ
コントローラ”を提供している。この製品は、マイクロ
プロセッサの内部にない複数の機能にアクセスするため
に使用される非マイクロプロセッサバスを対象としたも
のではない。
【０００８】
【概要】データ処理システムは、プロセッサと他の構成
要素を結合し、標準プロトコルに従って動作するように
構成された第１のバスを含む。それぞれデータ処理シス
テムによって必要とされる機能を実行する複数の機能モ
ジュールが第２のバスに結合される。第２のバスは、各
機能モジュール用の専用読出し／書込みイネーブル線
と、全ての機能モジュールに共通に結合された複数のデ
ータ線とを含む。ブリッジモジュールは、第１のバスと
第２のバスとの間に結合されたコントローラを含む。コ
ントローラは、プロセッサから受け取った読出しコマン
ドまたは書込みコマンドに応答して、受け取ったコマン
ドによって指定された機能モジュールに結合された読出
し／書込みイネーブル線に論理信号を印加する。機能モ
ジュールは、必要に応じて、要求されたデータを第２の
バスのデータ線上に提供し、あるいは第２のバスから機
能モジュール内にデータを受け取ることによって応答す
る。各機能モジュールごとの専用読出し／書込みイネー
ブル線によって、第１のバスからのコマンド入力の特殊
な構成を必要とせずに、複数の機能モジュールを第２の
バスに取り付け制御することができる。機能モジュール
との間の直接メモリアクセスも可能になる。
【０００９】
【実施例】図１を参照し、レーザプリンタあるいはイン
クジェットプリンタのいずれかであってよいプリンタに
関連してデータ処理システム１０について説明する。し
かし、本発明が、ＰＣＩなど広く受け入れられている標
準プロトコルを満たす入出力バスを使用するデータ処理
システムにも同様に適用できることを理解されたい。
【００１０】データ処理システム１０は、ランダムアク
セスメモリ（ＲＡＭ）１４及び読出し専用メモリ（ＲＯ
Ｍ）１６に結合された中央演算処理装置（ＣＰＵ）１２
を備える。ＲＡＭ１４とＲＯＭ１６は共に、プロセッサ
バス１８によってＣＰＵ１２に接続される。バス１８は
ＣＰＵ１２を複数のアドオンメモリスロット２０にも結
合する。
【００１１】入出力バス２２は、ＣＰＵ１２をＡＳＩＣ
２４に結合するように構成される。ＡＳＩＣ２４は、プ
リンタ１０を動作できるようにするためにプリンタ１０
中の必要な動作を実行する複数の機能モジュールを備え
る。機能モジュールは、マスタ構成とスレーブ構成の両
方で動作する。スレーブ構成では、機能モジュールは、
定義された機能を実行するようにＣＰＵ１２からのコマ
ンド入力によって制御される。このコマンドに応答し
て、機能モジュールは、別々の出力線２６上で、プリン
タシステム１０の接続されたそれぞれのハードウェア構
成要素に信号を発行する。
【００１２】マスタ構成では、機能モジュールは、直接
メモリアクセス（ＤＭＡ）動作を実行する。直接メモリ
アクセス動作は、ＣＰＵ１２中のデータの中間記憶域を
バイパスし、必要に応じて、ＲＡＭ１４に直接データが
書き込まれ、あるいはＲＡＭ１４から直接データが読み
出されるようにする。
【００１３】ＰＣＩバス２２は、ＣＰＵ１２及びＡＳＩ
Ｃ２４を複数の入出力カードスロット２８と相互接続
し、このスロットでプリンタ１０に装置を組み込むこと
ができる。ＰＣＩバス２２は好ましくは、ＰＣＩプロト
コルなど一般に受け入れられている標準プロトコルに従
って動作するように構成される。上で指摘したように、
ＰＣＩインタフェースアーキテクチャは、データ処理シ
ステムとアドオン装置との間の入出力通信向けにデータ
処理業界で広く受け入れられている。
【００１４】ＡＳＩＣ２４には、それに組み込まれた複
数の機能モジュールのそれぞれを接続するＡＳＩＣバス
構造が組み込まれる。そのＡＳＩＣバス構造は、本発明
を組み込んだインタフェースを介してＰＣＩバス２２に
結合される（ＡＳＩＣバス構造については下記で詳しく
説明する）。しかし、ＡＳＩＣ２４の構造の詳細を考慮
する前に、ＰＣＩアーキテクチャを簡単に紹介する。
【００１５】あらゆるＰＣＩデータ転送には、イニシエ
ータつまり始動装置とターゲットつまり対象装置の２つ
の参加者がいる。イニシエータつまりバスマスタとは転
送を開始する装置である。ターゲットつまりスレーブと
はデータ転送を実行するために現在イニシエータによっ
てアドレスされている装置である。あらゆるＰＣＩトラ
ンザクションは、イニシエータがターゲット装置及びト
ランザクションのタイプを識別するアドレスフェーズで
始まる。ターゲット装置は、ターゲット装置へ割り当て
られた範囲内のアドレスをＰＣＩバス２２上のＰＣＩア
ドレス線を駆動して出力することによって識別される。
同時に、イニシエータは、コマンドタイプをＰＣＩバス
２２を駆動して出力することによってトランザクション
のタイプを識別する。
【００１６】インタフェースＡＳＩＣ２４内のインタフ
ェース機能は、アドレスバス上のアドレスをデコード
し、コマンドタイプを判定し、更に、要求されたターゲ
ットモジュールが要求された態様で応答できるようにす
る処置をとる。アドレスフェーズの後にデータフェーズ
が開始され、イニシエータが必要なデータをＰＣＩバス
２２を駆動して出力する。データフェーズ中に送られる
データの量は、データフェーズ中にイニシエータによっ
てアサートされるいくつかの信号によって決定される。
【００１７】図２を参照し、ＡＳＩＣ２４の詳細を更に
説明する。ＰＣＩアーキテクチャでは、ＰＣＩバス２２
上に現れるアドレスによって独立にアドレスできる機能
モジュールの複数の構成空間を確立することができる。
ＡＳＩＣ２４内には、プリンタ１０の動作に必要な複数
の機能モジュールがある。ビデオモジュール３０はプリ
ントエンジン（図示せず）にビデオラスタストリームを
提供する。ＮＶＲＡＭ機能モジュール３２はシリアル非
揮発性ＲＡＭ（ＮＶＲＡＭ）へのアクセスを提供する。
エンジンステータスモジュール３４はプリントエンジン
の状態に関するステータス情報を提供する。ＰＬＬモジ
ュール３６はプリンタ１０内の諸機能にクロッキング信
号を出力できるようにする１つまたは複数のフェーズロ
ックループを含む。タイマモジュール３８はタイミング
機能を提供する。存在検出モジュール４０は電源投入時
にプリンタ１０の構成を判定するために使用される。具
体的には、存在検出モジュール４０はＣＰＵバス１８上
でどんな装置が相互接続されているかを判定する。圧縮
／伸張機能モジュール４２は、必要に応じて、プリント
データを圧縮し伸張するために使用される。割込み機能
モジュール４４はＡＳＩＣバス５４上に現れるシステム
割込みアクションを処理する。パラレルインタフェース
モジュール４６はプリンタ１０とホストプロセッサを相
互接続するために使用され、割込み／パラレルモジュー
ル４８は、パラレルインタフェースポート機能モジュー
ル４６を通じて割込みを処理するために使用される。同
様に、シリアルポートモジュール５０はホストプロセッ
サとのシリアルポートを提供し、割込み／シリアルモジ
ュール５２はシリアルポートについての割込みを処理す
る。
【００１８】全ての前述の機能モジュールは、データ線
とアドレス線と制御線を共に含むＡＳＩＣバス５４を介
して相互接続される。ＡＳＩＣバス５４には複数の構成
空間モジュール５６、５８、６０も接続される。各構成
空間モジュールは、定義された構成空間内に含まれる１
つまたは複数の機能モジュールのアドレスを識別する。
従って、ＰＣＩ機能１内の機能モジュールのアドレスは
構成空間モジュール５６内にリストされ；ＰＣＩ機能２
に割り当てられた機能モジュールのアドレスは構成空間
モジュール５８内にリストされ、ＰＣＩ機能領域３内の
機能モジュール５０及び５２のアドレスは構成空間モジ
ュール６０内にリストされる。
【００１９】１つの構成空間に割り当てられた機能モジ
ュールのアドレスをＰＣＩバス２２を介して受け取った
場合、それぞれの構成空間モジュールは、ＡＳＩＣバス
５４にも結合されたコントローラ６２に”ヒット”出力
を提供する。コントローラ６２は、”ヒット”信号に応
答して、アドレスされた機能モジュールへの読出し／書
込み線をイネーブルにする。具体的には、ＡＳＩＣバス
５４に結合された各機能モジュールは、（１本または複
数本の線を設けた）専用読出し／書込み線を介してコン
トローラ６２にも結合される。従って、コントローラ６
２は、特定的にアドレスされた機能モジュールへの専用
読出し／書込み線上に信号レベルを印加し、それによっ
てそのモジュールが直ちにデータを読み出しあるいは書
き込むことができる状態にすることができるようになさ
れる。従って、データ書込み動作では、あるモジュール
への読出し／書込み線に書込み信号が印加されると、そ
のモジュールは、ＡＳＩＣバス５４を介して他のアドレ
シング動作を実行する必要なしに、直ちに後でＡＳＩＣ
バス５４上に印加されるデータをストアする（書き込
む）ことができる。機能モジュールが外部からアドレス
できる複数のレジスタを含むとき、コントローラ６２か
らの出力は、それぞれの機能モジュールがＡＳＩＣバス
５４を介してデータを受け取ったときに、そのアドレス
可能なレジスタ内に受け取ったデータを記憶できるよう
にするアドレス値も含む。モジュール専用読出し／書込
み線に印加された読出し信号に応答して同様な動作が実
行される。そのような状況では、選択されたモジュール
は、それ以上のアドレシング動作の必要なしに要求され
たデータをＡＳＩＣバス５４に直ちに印加する。
【００２０】図３は、コントローラ６２及び構成空間モ
ジュール５６、５８、６０の詳細を示す。アドレス／デ
ータレジスタ７０は、ＡＳＩＣバス５４とＰＣＩバス２
２との間のデータ線とアドレス線の両方に対するインタ
フェースバッファリングを行う。コマンド／バイトイネ
ーブルレジスタ７２は、それぞれのＡＳＩＣバス５４及
びＰＣＩバス２２からコマンドデータとバイトイネーブ
ルデータの両方を受け取り、そのデータを一方のバスか
ら他方のバスにバッファするように働く。
【００２１】図３に示した装置の詳細な動作を説明する
前に、下で、インタフェースシステムの動作で使用され
る各インタフェース制御信号について説明する。
【００２２】ＰＣＩインタフェース制御信号
【００２３】ＦＲＡＭＥ（フレーム）：この信号は、マ
スタによって生成され、ターゲットへ送られる。ＦＲＡ
ＭＥは、イニシエータが駆動して出力し、トランザクシ
ョンの開始（最初にアサートされたとき）及び継続を示
す。トランザクションは、イニシエータとアドレスされ
たターゲットとの間の１回または複数のデータ転送で構
成される。
【００２４】ＴＲＤＹ：”Ｔａｒｇｅｔ ｒｅａｄｙ
（ターゲット準備完了）”は、現在アドレスされている
ターゲットが駆動して出力する。この信号は、ターゲッ
トが現データ転送を完了する準備が完了したときに挿入
される。データ転送は、クロック信号の立上りに、ター
ゲットがＴＲＤＹをアサートし、マスタがＩＲＤＹ（イ
ニシエータ準備完了）をアサートしたときに完了する。
読出し動作時には、ＴＲＤＹがアサートされることは、
ターゲットがデータバス上に有効なデータを駆動して出
力していることを示す。書込み時には、ＴＲＤＹがアサ
ートされることは、ターゲットがマスタからデータを受
け入れる準備が完了したことを示す。
【００２５】ＩＲＤＹ：”Ｉｎｉｔｉａｔｏｒ ｒｅａ
ｄｙ（イニシエータ準備完了）”は、現バスマスタ（ト
ランザクションのイニシエータ）が駆動して出力する。
書込み動作時には、ＩＲＤＹがアサートされることは、
イニシエータがデータバス上に有効なデータを駆動して
出力していることを示す。読出し時には、ＩＲＤＹがア
サートされることは、イニシエータが、現在アドレスさ
れているターゲットからデータを受け入れる準備が完了
したことを示す。
【００２６】ＳＴＯＰ：ターゲットは、現データ転送に
関して進行中のトランザクションをイニシエータに停止
させたいことを示すためにＳＴＯＰをアサートする。
【００２７】ＤＥＶＳＥＬ：”Ｄｅｖｉｃｅ Ｓｅｌｅ
ｃｔ（装置選択）”は、ターゲットがアドレスをデコー
ドしたときにターゲットによってアサートされる。この
信号は現イニシエータへの入力として働く。
【００２８】ＡＳＩＣバス信号
【００２９】ＡＤＤＲ（３１：２）：Ａｄｄｒｅｓｓ
（アドレス）。この信号は、転送中の３２ビットワード
のアドレスを含む。機能モジュールは、スレーブとして
動作しているときにはアドレスを受け取り、マスタとし
て動作しているときにはアドレスを出力する。スレーブ
として動作するとき、アドレスは、機能モジュールのＲ
ｄ＿Ｅｎａｂｌｅ信号またはＷｒ＿Ｅｎａｂｌｅ信号が
アサートされているときに有効である。マスタとして動
作するとき、アドレスはｎＲＥＱがアサートされている
ときに有効である。
【００３０】Ｄａｔａ（３１：０）：Ｄａｔａ（デー
タ）。データは、書込みの場合はマスタが駆動してスレ
ーブへ出力され、読出しの場合にはスレーブが駆動して
マスタへ出力される。機能モジュールは、スレーブとし
ては、Ｒｄ＿Ｅｎａｂｌｅ信号がアサートされたときに
データを送り、Ｗｒ＿Ｅｎａｂｌｅ信号がアサートされ
たときにデータを受け取る。機能モジュールは、マスタ
としては、ｎＰＣＩＲｄｙがアサートされることによっ
てデータが受け入れられることが示されるまで書込み用
のデータを送り、有効な読出しデータが返されたことを
示すｎＰＣＩＲｄｙがアサートされたときにデータを受
け入れる。
【００３１】ｎＢＥ（３：０）：Ｂｙｔｅ Ｅｎａｂｌ
ｅ（バイトイネーブル）。ＰＣＩバスで使用されるのと
同じｂｙｔｅ ｅｎａｂｌｅがこのインタフェースでも
維持される。ｂｙｔｅ ｅｎａｂｌｅは、マスタが駆動
してスレーブへ出力される。
【００３２】Ｒｄ＿Ｅｎａｂｌｅ：Ｒｅａｄ Ｅｎａｂ
ｌｅ（読出しイネーブル）。この信号は、ＰＣＩバスが
マスタでありＡＳＩＣがスレーブであるときに機能モジ
ュール中のレジスタの読出しを行うための信号である。
Ｒｄ＿Ｅｎａｂｌｅ信号がアサートされると、それはａ
ｄｄｒｅｓｓ及びｂｙｔｅ ｅｎａｂｌｅが有効であ
り、機能モジュールが要求されたデータを返さなければ
ならないことを示す。
【００３３】Ｗｒ＿Ｅｎａｂｌｅ：Ｗｒｉｔｅ Ｅｎａ
ｂｌｅ（書込みイネーブル）。この信号は、ＰＣＩバス
２２がマスタでありＡＳＩＣバス５４がスレーブである
ときに機能モジュール中のレジスタに書込みを行うため
の信号である。Ｗｒ＿Ｅｎａｂｌｅ信号がアサートされ
ると、それはａｄｄｒｅｓｓ及びｂｙｔｅ ｅｎａｂｌ
ｅが有効であり、機能モジュールが提供されたデータを
受け入れなければならないことを示す。
【００３４】ｎＰＣＩＲｄｙ：ＰＣＩ Ｉｎｔｅｒｆａ
ｃｅ Ｒｅａｄｙ（ＰＣＩインタフェース準備完了）。
これは、ＰＣＩインタフェースがデータを転送する準備
が完了したことを知らせるものである。（たとえば、直
接メモリアクセス読出しにおける）データの受信時に、
この信号はそのデータが有効であることを意味する。
（たとえば、直接メモリアクセス書込みにおける）デー
タの送信時に、この信号はインタフェースがデータを受
け取る準備ができていることを意味する。
【００３５】ｎＲｅｔｒｙ：Ｒｅｔｒｙ（再試行）。こ
の信号は、現ＤＭＡ書込みバーストをＡＳＩＣバス上で
最後に受け入れられたワードから再開しなければならな
いことを示す。
【００３６】ｎＡｂｏｒｔ：Ａｂｏｒｔ（中止）。この
信号は、ＡＳＩＣバスマスタトランザクションがＰＣＩ
バス上でエラー状態に出会ったときにアサートされる。
ＰＣＩバス上で実行されたトランザクションがターゲッ
トによって応答されず、あるいはターゲットがターゲッ
ト中止シーケンスで応答した。
【００３７】ｎＲＥＱ：Ｒｅｑｕｅｓｔ（要求）：この
信号は、この内部機能モジュールがバスを使用したいこ
とをアービトレーション機能モジュールに知らせる。あ
らゆるマスタはそれ自体のｎＲＥＱを有する。
【００３８】ｎＧｎｔ：Ｇｒａｎｔ（許可）。この信号
は、ＡＳＩＣバスへのアクセスが許可されたことを機能
モジュールに知らせる。あらゆるマスタはそれ自体のｎ
Ｇｎｔを有する。
【００３９】図３に戻って、コントローラ６２は、ＰＣ
Ｉバス２２とＡＳＩＣバス５４との間のインタフェース
機能の全体的な制御を実行する。コントローラ６２は、
制御線のうちで、とりわけ、ＰＣＩバス２２のＦＲＡＭ
Ｅ線、ＩＲＤＹ線、ＴＲＤＹ線、ＳＴＯＰ線、ＤＥＶＳ
ＥＬ線に結合される。同様に、コントローラ６２は、Ｒ
ｄ＿Ｅｎａｂｌｅ線７４及びＷｒ＿Ｅｎａｂｌｅ線７６
を介して、ＡＳＩＣバス５４に接続された各機能モジュ
ールに結合される。アドレス／データレジスタ７０は、
３１本のアドレス線を介してＰＣＩバス２２に接続さ
れ、コマンド／バイトイネーブルレジスタ７２は、コマ
ンドデータとバイトイネーブルデータの両方を運ぶ３本
の線を介してＰＣＩバス２２に結合される。アドレス／
データレジスタ７０は、複数のアドレス線及びデータ線
８０を介してＡＳＩＣバス５４にも結合され、コマンド
／バイトイネーブルレジスタ７２は、選択された機能モ
ジュールへコマンドデータ及びバイトイネーブルデータ
を送るために複数の線８２を介してＡＳＩＣバス５４に
接続される。
【００４０】前述の線を適切に条件付けることによっ
て、選択された機能モジュールをコマンドに応答させ、
コマンドが必要とする動作を実行させることができる。
一旦Ｒｄ＿Ｅｎａｂｌｅ線またはＷｒ＿Ｅｎａｂｌｅ線
を条件付けすれば、接続された機能モジュールからの確
認応答は必要とされない。なぜなら、機能モジュールが
必要な態様で応答することは分かっているからである。
【００４１】各構成空間モジュール５６、５８、６０
は、、コントローラ６２に接続されたＷｒ＿Ｅｎａｂｌ
ｅ線及びＲｄ＿Ｅｎａｂｌｅ線も含み、更に、全ての残
りの機能モジュールと同様にＡＳＩＣバス５４に結合さ
れる。従って、各構成空間モジュール５６、５８、６０
は、他の全ての機能モジュールと同様に操作される。各
構成空間モジュールの１つの機能は、レジスタ７０から
受け取ったアドレスを調べて、アドレスデータが特定の
構成空間のベースアドレスと合致するかどうかを判定す
ることである。もし合致した場合、構成空間モジュール
は、構成空間内に割り当てられた機能モジュールがアド
レスされたことを示すヒット信号を発行してコントロー
ラ６２に戻す。これに応答して、コントローラ６２は、
そのアドレスの小さなビット群を調べ、どの機能モジュ
ールがアドレスされたかを判定し、受け取ったコマンド
に応じて、その機能モジュールへのＲｄ＿Ｅｎａｂｌｅ
線とＷｒ＿Ｅｎａｂｌｅ線のどちらかを励起する。
【００４２】以下で、図３のインタフェース回路の機能
について、(i)機能モジュールへの単一ワード書込み、
(ii)機能モジュールからの単一ワード読出し、(iii)機
能モジュールからＲＡＭへの単一ワード直接メモリアク
セス書込み、(iv)ＲＡＭから機能モジュールへの単一ワ
ード直接メモリアクセス読出しに関連して説明する。
【００４３】図４の波形図に目を向けて、単一ワード書
込み動作について説明する。最初に、ＣＰＵ１２が、Ａ
ＳＩＣバス５４に接続された機能モジュールのうちの１
つの中のレジスタにデータを書き込むと仮定する。従っ
て（図４を見よ）、ＣＰＵ１２は、フレームパルス９０
を発行し、それに続いて、機能モジュールへデータを送
る準備が完了したことを示すｉｎｉｔｉａｔｏｒ ｒｅ
ａｄｙ（ＩＲＤＹ）信号９２を発行する。ＣＰＵ１２は
また、アドレスデータ９４及び書込みコマンド９６をＰ
ＣＩバス２２上で駆動して出力する。
【００４４】コントローラ６２は、アドレスデータ及び
コマンドデータを受け取ってレジスタ７０及び７２にラ
ッチすると、ＰＣＩバス２２の一部を形成する制御線上
でｔａｒｇｅｔ ｒｅａｄｙ（ＴＲＤＹ）信号及びｄｅ
ｖｉｃｅ ｓｅｌｅｃｔ（ＤＥＶＳＥＬ）信号を発行す
る。コマンド／バイトイネーブルレジスタ７２がコマン
ドを受け取ると、そのコマンドはラッチされた後コント
ローラ６２にも送られ、そこで解釈されコントローラ６
２の動作を制御するために使用される。同時に、コント
ローラ６２は、受け取ったアドレスと記憶されているベ
ースアドレスの比較の結果として「ヒット」が生じたこ
とを構成空間モジュール５６、５８、６０のうちの一つ
から知らされているので、選択された機能モジュールへ
の書込みイネーブル線（Ｗｒ＿Ｅｎａｂｌｅ）をアサー
トする。更に、コントローラ６２は、アドレスデータ、
書き込むべきデータ及びバイトイネーブルデータをＡＳ
ＩＣバス５４に印加する。
【００４５】Ｗｒ＿Ｅｎａｂｌｅ信号に応答して、アド
レスされた機能モジュールが、ＡＳＩＣバス５４から得
たデータをラッチし、手順が終了する。機能モジュール
に必要なアドレスデータのデコードは、書き込まれるべ
きデータを機能モジュール中のどのレジスタが（複数の
レジスタがある場合）受け取るかを判定することだけで
あることに留意されたい。機能モジュールはＷｒ＿Ｅｎ
ａｂｌｅ信号には確認応答せず、書込み動作が首尾良く
完了したと仮定される。
【００４６】図５を参照し、単一ワード読出し動作につ
いて説明する。この動作の場合、機能モジュールに記憶
されているデータが取り出され、たとえばＣＰＵ１２中
のレジスタに記憶される。この場合もＣＰＵ１２はフレ
ーム信号を発行し、その直後に、ＰＣＩバス２２のアド
レス線及びコマンド線を駆動してデータを読み出すべき
機能モジュールのアドレス及びＲｅａｄコマンドを出力
する。アドレスデータ及びコマンドデータは、ＡＳＩＣ
２４中のレジスタ７０及び７２にバッファされる。コン
トローラ６２は、構成空間モジュール５６、５８、６０
のうちの１つからのヒットに応答して、読み出すべきデ
ータを保持するアドレスされた機能モジュールへのＲｄ
＿Ｅｎａｂｌｅ線をアサートする。同時に、ＡＳＩＣバ
ス５４が駆動されてアドレスデータが出力される。アド
レスされた機能モジュールは、ＡＳＩＣバス５４のデー
タ線を駆動して要求されたデータを出力することによっ
て応答する。そのデータはレジスタ７２におけるバイト
イネーブルデータと共にレジスタ７０にラッチされる。
その後に続くクロック信号で、アドレスされたデータが
アドレスデータレジスタ７０から読み出され、ＰＣＩバ
ス２２上に印加され、そこからＣＰＵ１２によって取り
込まれる。
【００４７】この場合も、アドレスされた機能モジュー
ルはＲｄ＿Ｅｎａｂｌｅ信号に確認応答を返さない。ア
ドレスデコードは主として構成空間モジュール５６、５
８、６０によって実行される。更に、各構成空間モジュ
ールが、他の機能モジュールと同に様な態様でＡＳＩＣ
バス５４に接続されることに留意されたい。従って、構
成空間レジスタとの間でデータを送るためにコントロー
ラ６２と構成空間モジュールとの間で特殊なインタフェ
ース機能や制御手順が必要とされることはない。
【００４８】図６を参照し、単一ワードＤＭＡ書込みに
ついて説明する。この例では、機能モジュールがマスタ
として働き、機能モジュール自体に記憶されているデー
タを、ＣＰＵ１２中の中間記憶なしで直接ＲＡＭ１４に
書き込ませるので、読出し／書込みイネーブル線は採用
されない。機能モジュールは、ＤＭＡ書込みを開始する
ために、ＰＣＩバス２２へのアクセスを要求するｎＲＥ
Ｑ信号１００を発行する。ＰＣＩバスアービタ（図示せ
ず）がＰＣＩバス２２の状態を調べ、ＰＣＩバス２２が
使用できる場合は、ＰＣＩバス２２へのアクセスを許可
するｎＧｎｔ信号１０２を発行して要求側機能モジュー
ルに戻す。その後、ＰＣＩバス２２を許可された機能モ
ジュールは、ＡＳＩＣバス５４を駆動してアドレス信号
及びデータ信号をバイトイネーブルデータ及び転送カウ
ントと共に出力する。これに応答して、コントローラ６
２はＰＣＩバス２２を駆動してフレーム信号を出力し、
この信号によって、アドレスデータ及びコマンドデータ
がレジスタ７０及び７２から読み出され、ＰＣＩバス２
２を駆動して出力され、それによってＲＡＭ１４に結合
された必要なゲートをセットアップすることができる。
従来、単一のＤＭＡ書込みを実行する機能モジュール
は、データ書込み動作を示す読出し／書込み（ＲｎＷ）
信号もＡＳＩＣバス５４上に発行していた。その後、レ
ジスタ７０及び７２に全ての必要なデータがラッチされ
ると、コントローラ６２は、データの転送を可能にする
ｎＰＣＩＲｄｙ信号１０４とｂｙｔｅ ｅｎａｂｌｅ ｃ
ｏｎｔｒｏｌ信号をＲＡＭ１４に向けて発行する。
【００４９】図７には、ＲＡＭ１４からの単一のワード
ＤＭＡ読出しを実行するために必要な波形が示されてい
る。この場合も、機能モジュールがバス要求（ｎＲｅ
ｑ）レベルをＡＳＩＣバス５４上に印加することに留意
されたい。アービタが要求側機能モジュールのバスへの
アクセスを許可すると、ＡＳＩＣバス５４が駆動されて
ＲＡＭ１４内の読み出すべき領域を示すアドレスデータ
及びバイトイネーブルデータが出力されレジスタ７０及
び７２内に夫々書き込まれる。その後、ＣＰＵ１４は、
適当な制御信号によって、要求されたデータをＲＡＭ１
４から読み出させ、そのデータをＰＣＩバス２２上に印
加し、そこでレジスタ７０によってデータが取り込まれ
る。この動作が完了した後、コントローラ６２はｎＰＣ
ＩＲｄｙレベルをアサートし、ＡＳＩＣバス５４を駆動
してレジスタ７０、７２中のラッチされたデータを出力
し要求側機能モジュール内に書き込ませる。
【００５０】以上から分かるように、前述のインタフェ
ース機能は、取り付けられた機能モジュールがＰＣＩバ
スにアクセスできるようにする簡単なインタフェースを
提供する。このインタフェース機能は多機能インタフェ
ースも提供し、これによって、各機能モジュールごとに
ＰＣＩインタフェース全体を複製する必要なしに同じＡ
ＳＩＣ内で複数の機能構成空間が使用可能になる。この
インタフェースは、追加機能モジュールならびに追加構
成空間に適応するための容易な拡張を可能にし、取り付
けられた各モジュールのニーズ、たとえば、ＤＭＡチャ
ネルの数、割込みの数、ＤＭＡチャネルの優先順位、ｅ
ｎａｂｌｅ信号のパルス幅を満たすようにカスタマイズ
することができる。
【００５１】前述の説明が本発明を例示するものに過ぎ
ないことが理解されよう。当業者なら、本発明から逸脱
せずに様々な変更及び修正を構想することができる。従
って、本発明は、特許請求の範囲内のそのような全ての
変更、修正、変形を包含するものである。
【００５２】本発明の実施の態様の例を以下に列挙す
る。
【００５３】〔実施態様１〕プロセッサ（１２）とラン
ダムアクセスメモリ（ＲＡＭ）（１４）とを含むデータ
処理システム（１０）において、標準プロトコルに従っ
て動作するように構成され、前記プロセッサ（１２）に
結合された第１のバス手段（２２）と、それぞれ前記デ
ータ処理システム（１０）が必要とする機能を実行する
複数の機能モジュール（３０ないし５２）と、前記各機
能モジュール（３０ないし５２）に接続されるととも
に、前記機能モジュールの各々に接続された専用読出し
／書込み制御線（７４、７６）及び全ての前記機能モジ
ュール（３０ないし５２）に共通に結合された複数のデ
ータ線（８０）とを含む第２のバス手段（５４）と、前
記第１のバス手段（２２）と第２のバス手段（５４）と
の間に結合され、前記第１のバス手段（２２）からのコ
マンドに応答して、指定された機能モジュール（３０な
いし５２）にデータを書き込み、前記指定された機能モ
ジュール（３０ないし５２）に接続された専用読出し／
書込み線（７４、７６）に書込み制御信号を印加し、更
に、書き込むべきデータを前記複数のデータ線（８０）
に印加する制御手段（６２）を含むブリッジモジュール
手段（５６、５８、６０、６２）とを備え、前記指定さ
れた機能モジュール（３０ないし５２）は、前記指定さ
れた機能モジュール（３０ないし５２）に存在するレジ
スタに前記データを書き込むことによって前記書込み制
御信号に応答することを特徴とするデータ処理システム
（１０）。
【００５４】〔実施態様２〕前記制御手段（６２）が、
前記第１のバス手段（２２）を介して受け取ったところ
の、指定された機能モジュール（３０ないし５２）の記
憶されているデータを所与のアドレスに読み出すコマン
ドに応答して、前記指定された機能モジュール（３０な
いし５２）に接続された専用の読出し／書込み回路に読
出し制御信号（７４、７６）を印加し、前記指定された
機能モジュール（３０ないし５２）は、前記記憶されて
いるデータを前記複数のデータ線（８０）に印加するこ
とによって前記読出し制御信号に応答し、前記制御手段
（６２）は、前記記憶されているデータを、前記所与の
アドレスへの送出のために、前記複数のデータ線（８
０）から前記第１のバス手段（２２）へ送出せしめるこ
とを特徴とする実施態様１に記載のデータ処理システム
（１０）。
【００５５】〔実施態様３〕前記ブリッジモジュールが
更に以下のものを設けたことを特徴とすることを特徴と
する実施態様２に記載のデータ処理システム（１０）：
前記第２のバス手段（５４）に結合された機能モジュー
ル（３０ないし５２）の少なくともサブセットを識別す
る構成モジュール手段（５６、５８、６０）：前記構成
モジュール手段は前記第２のバス手段（５４）に結合さ
れるとともに専用読出し／書込み回路（７４、７６）に
よって前記制御手段（６２）に接続され；前記構成モジ
ュール手段は前記専用読出し／書込み回路（７４、７
６）に印加された制御信号と前記制御手段（６２）によ
って前記第２のバス手段（５４）に印加されたところの
機能モジュール（３０ないし５２）の少なくとも１つの
前記サブセットを識別するアドレスに応答して、アドレ
スされた機能モジュール（３０ないし５２）を前記制御
手段（６２）に対して識別する。
【００５６】〔実施態様４〕前記標準プロトコルがＰＣ
Ｉであり、ＰＣＩが前記プロセッサ（１２）の制御下で
実現されることを特徴とする実施態様３に記載のデータ
処理システム（１０）。
【００５７】〔実施態様５〕前記複数の機能モジュール
（３０ないし５２）、前記第２のバス手段（５４）、前
記制御手段（６２）、前記構成モジュール手段（５６、
５８、６０）が全てＡＳＩＣ上に形成されることを特徴
とする実施態様４に記載のデータ処理システム（１
０）。
【００５８】〔実施態様６〕以下の(a)ないし(d)を設
け、プロセッサ（１２）とランダムアクセスメモリ（Ｒ
ＡＭ）（１４）とを含むデータ処理システム（１０）： (a)前記プロセッサ（１２）に結合され、標準プロトコ
ルに従って動作するように構成された第１のバス手段
（２２）； (b)複数のデータ線と制御線を含む第２のバス手段（５
４）； (c)前記第２バス手段（５４）に結合され、夫々前記デ
ータ処理システム（１０）が必要とする機能を実行する
複数の機能モジュール（３０ないし５２）：前記機能モ
ジュールの少なくともいくつかは前記ＲＡＭ（１４）へ
の直接メモリアクセスによるデータ書込みを実行するた
めに前記第１のバス手段（２２）の支配権を要求するこ
とができる； (d)前記第１のバス手段（２２）と第２のバス手段（５
４）との間に結合され、前記第１のバス手段（２２）に
対する支配権要求に応答して、前記第１のバス手段（２
２）が使用可能になったときに前記要求を許可する制御
手段（６２）を含むブリッジモジュール手段（５６、５
８、６０、６２）：前記所有要求を許可された前記機能
モジュール（３０ないし５２）は、その後前記ＲＡＭ
（１６）に書き込むべきデータ及び前記データを書き込
むべきＲＡＭ（１６）中のアドレスを前記第２のバス手
段（５４）に印加し、前記ブリッジモジュール手段（５
６、５８、６０、６２）が、書き込むべきデータ及び前
記アドレスを前記第１のバス手段（２２）に印加し前記
直接メモリアクセスを達成する。
【００５９】〔実施態様７〕以下の(a)ないし(d)を設
け、プロセッサ（１２）とランダムアクセスメモリ（Ｒ
ＡＭ）（１４）とを含むデータ処理システム（１０）： (a)標準プロトコルに従って動作するように構成され、
前記プロセッサ（１２）に結合された第１のバス手段
（２２）と、 (b)複数のデータ線と制御線とを含む第２のバス手段
（５４）と、 (c)前記第２バス手段（５４）に結合され、夫々前記デ
ータ処理システム（１０）が必要とする機能を実行し、
少なくともいくつかが、前記ＲＡＭ（１４）への直接メ
モリアクセスによるデータ書込みを実行するために前記
第１のバス手段（２２）の所有権を要求することができ
る、複数の機能モジュール（３０ないし５２）と、 (d)前記第１のバス手段（２２）と第２のバス手段（５
４）との間に結合され、前記第１のバス手段（２２）に
対する支配権要求に応答して、前記第１のバス手段（２
２）が使用可能になったときに前記要求を許可する制御
手段（６２）を含むブリッジモジュール手段（５６、５
８、６０、６２）：前記支配権要求を許可された前記機
能モジュール（３０ないし５２）は、その後前記データ
を読み出すべきＲＡＭ（１６）中のアドレスを前記第２
のバス手段（５４）に印加し、前記ブリッジモジュール
手段（５６、５８、６０、６２）は前記第１のバス手段
（２２）に前記アドレスを印加し、前記ＲＡＭ（１６）
がデータを前記アドレスから前記第１のバス手段（２
２）上に出力する準備が完了したことを知らされたとき
に、前記データを前記アドレスから前記第２のバス手段
（５４）上に駆動し前記直接メモリアクセスによるデー
タ読出しを達成する。
【図面の簡単な説明】
【図１】本発明を組み込んだ代表的なデータ処理システ
ムのブロック図。
【図２】ＡＳＩＣに組み込まれた、ＰＣＩバスを複数の
機能モジュールへインタフェースするブリッジ構造を示
すブロック図。
【図３】ＰＣＩバスと、ＡＳＩＣの全ての機能モジュー
ルをリンクするＡＳＩＣバスとの間のインタフェース機
能を提供する図２のＡＳＩＣの各部の詳細のブロック
図。
【図４】単一ワード書込み動作中の本発明の動作を理解
する上で助けとなる波形図。
【図５】単一ワード読出し動作中の本発明の動作を理解
する上で助けとなる波形図。
【図６】単一ワード直接メモリアクセス書込み動作中の
本発明の動作を理解する上で助けとなる波形図。
【図７】単一ワード直接メモリアクセス読出し動作中の
本発明の動作を理解する上で助けとなる波形図。
【符号の説明】
２２：ＰＣＩバス ３０、３２、３４、３６、３８、５０、４２、４４、４
６、４８、５０、５２：機能モジュール ５４：ＡＳＩＣバス ５６、５８、６０：構成空間モジュール ６２：コントローラ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】プロセッサとランダムアクセスメモリ（Ｒ
    ＡＭ）とを含むデータ処理システムにおいて、 標準プロトコルに従って動作するように構成され、前記
    プロセッサに結合された第１のバス手段と、 それぞれ前記データ処理システムが必要とする機能を実
    行する複数の機能モジュールと、 前記各機能モジュールに接続されるとともに、前記機能
    モジュールの各々に接続された専用読出し／書込み制御
    線及び全ての前記機能モジュールに共通に結合された複
    数のデータ線とを含む第２のバス手段と、 前記第１のバス手段と第２のバス手段との間に結合さ
    れ、前記第１のバス手段からのコマンドに応答して、指
    定された機能モジュールにデータを書き込み、前記指定
    された機能モジュールに接続された専用読出し／書込み
    線に書込み制御信号を印加し、更に、書き込むべきデー
    タを前記複数のデータ線に印加する制御手段を含むブリ
    ッジモジュール手段とを備え、 前記指定された機能モジュールは、前記指定された機能
    モジュールに存在するレジスタに前記データを書き込む
    ことによって前記書込み制御信号に応答することを特徴
    とするデータ処理システム。
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US584,413 1996-01-11
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