JPH02226454A - コンピユータ・システムおよびそのデータ転送方法 - Google Patents
コンピユータ・システムおよびそのデータ転送方法Info
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- JPH02226454A JPH02226454A JP32416089A JP32416089A JPH02226454A JP H02226454 A JPH02226454 A JP H02226454A JP 32416089 A JP32416089 A JP 32416089A JP 32416089 A JP32416089 A JP 32416089A JP H02226454 A JPH02226454 A JP H02226454A
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- 230000007704 transition Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 6
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- 230000000630 rising effect Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- ZAUBLHAXDOQERL-UHFFFAOYSA-N Ataline Natural products CC(C)C1Oc2cc(O)c3C(=O)c4cccc(Oc5ccc6C(=O)c7c(O)cc8OC(C)(C)C=Cc8c7N(C)c6c5O)c4N(C)c3c2C1O ZAUBLHAXDOQERL-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、一般にコンピュータ・システムに関し、より
具体的にはコンピュータ・システム上でのＤＭＡ転送に
関する。
具体的にはコンピュータ・システム上でのＤＭＡ転送に
関する。
Ｂ、従来の技術
］ンピュータ・システムの性能を改善するため、直接記
憶アクセス（ＤＭＡ）装置を使って、入出力装置と主記
憶装置の間でデータを転送することがしばしば行なわれ
ている。これらの装置は、両方向のブロック・データ転
送を行なう。通常、ＤＭＡ転送に必要なのは、バスの制
御、開始アドレス、及びブロック・カウント長だけであ
る。
憶アクセス（ＤＭＡ）装置を使って、入出力装置と主記
憶装置の間でデータを転送することがしばしば行なわれ
ている。これらの装置は、両方向のブロック・データ転
送を行なう。通常、ＤＭＡ転送に必要なのは、バスの制
御、開始アドレス、及びブロック・カウント長だけであ
る。
メモリと入出力ポートの間の標準的ＤＭＡインターフェ
ースは、ＤＭＡ制御装置と入出力装置との間に直接の専
用接続があるとき、うま（機能する。しかし、システム
によっては、ＤＭＡ制御装置と入出力装置の間のこうし
た緊密な結合は不可能である。たとえば、ＩＢＭ Ｐ
Ｓ／２シリーズのマイクロコンピュータで使用される、
マイクロチャネル・バスとも呼ばれるシステム２バスで
は、入出力装置及び主記憶装置に接続されたＤＭＡ制御
装置との間のこうした緊密な結合は不可能である。これ
らのマシンでは、実際には２本のバスがアル。第１のバ
スはシステム・バスと呼ばれ、中央演算処理装置と、シ
ステム主記憶装置と、ＤＭＡ装置の諸機能を含む入出力
キャッシュ制御装置（ＩＯＣＣ）とを接続する。入出力
バスもｌ０ＣＣに接続されている。この入出力バスは、
マイクロチャネル・バスと呼ばれる。
ースは、ＤＭＡ制御装置と入出力装置との間に直接の専
用接続があるとき、うま（機能する。しかし、システム
によっては、ＤＭＡ制御装置と入出力装置の間のこうし
た緊密な結合は不可能である。たとえば、ＩＢＭ Ｐ
Ｓ／２シリーズのマイクロコンピュータで使用される、
マイクロチャネル・バスとも呼ばれるシステム２バスで
は、入出力装置及び主記憶装置に接続されたＤＭＡ制御
装置との間のこうした緊密な結合は不可能である。これ
らのマシンでは、実際には２本のバスがアル。第１のバ
スはシステム・バスと呼ばれ、中央演算処理装置と、シ
ステム主記憶装置と、ＤＭＡ装置の諸機能を含む入出力
キャッシュ制御装置（ＩＯＣＣ）とを接続する。入出力
バスもｌ０ＣＣに接続されている。この入出力バスは、
マイクロチャネル・バスと呼ばれる。
システムに接続される入出力装置は、入出力バスを介し
て通信する。それらの入出力装置は、ＩＯＣＣを介して
間接にしか中央演算処理装置及びシステム・メモリと通
信しない。その場合、工ＯＣＣは中央演算処理装置及び
主記憶装置にデータ転送をバスする。
て通信する。それらの入出力装置は、ＩＯＣＣを介して
間接にしか中央演算処理装置及びシステム・メモリと通
信しない。その場合、工ＯＣＣは中央演算処理装置及び
主記憶装置にデータ転送をバスする。
２本の独立したバスが必要なので、標準のＤＭｉ？成は
使用できない。入出力バス上の入出力装置はすべて入出
力アドレス空間に存在し、ＩＯＣＣはそれを別々にアド
レスしなければならない。
使用できない。入出力バス上の入出力装置はすべて入出
力アドレス空間に存在し、ＩＯＣＣはそれを別々にアド
レスしなければならない。
すなわち、ＩＯＣＣは、入出力装置からデータ項目を読
み取るためのアドレスを生成し、バスからそのデータ項
目を読み取り、システム・バス上にアドレスを生成し、
バス上にデータ項目を置かなければならない。その結果
、独立した２本のバスの間のインターフェース、すなわ
ちＩ ＯＣＣが、あるサイクルであるバスから読取りを
行ない、次のサイクルで別のバスへ書込みを行なわなけ
ればならないシステムとなる。その結果、両方のバスが
それぞれ半分の容量でしか動作しないため、システムの
効率がかなり低下する。
み取るためのアドレスを生成し、バスからそのデータ項
目を読み取り、システム・バス上にアドレスを生成し、
バス上にデータ項目を置かなければならない。その結果
、独立した２本のバスの間のインターフェース、すなわ
ちＩ ＯＣＣが、あるサイクルであるバスから読取りを
行ない、次のサイクルで別のバスへ書込みを行なわなけ
ればならないシステムとなる。その結果、両方のバスが
それぞれ半分の容量でしか動作しないため、システムの
効率がかなり低下する。
したがって、２本のバスの間に、１本のバス上の入出力
装置ともう１本のバス上のシステム・メモリの間のＤＭ
Ａデータ転送を改善できるようなインターフェースを提
供することが望ましい。
装置ともう１本のバス上のシステム・メモリの間のＤＭ
Ａデータ転送を改善できるようなインターフェースを提
供することが望ましい。
Ｃ９発明が解決しようとする課題
したがって、本発明の１目的は、第１のコンピュータ・
システム・バスに接続された装置と第２のコンピュータ
・システム・バスに接続された装置の間で効率的なブロ
ック・データ転送を実現することである。
システム・バスに接続された装置と第２のコンピュータ
・システム・バスに接続された装置の間で効率的なブロ
ック・データ転送を実現することである。
本発明の他の目的は、一方のバス上でのデータの読取り
と同時に他方のバス上でデータを書き込むことのできる
、上記のような効率的なブロック・データ転送を実現す
ることである。
と同時に他方のバス上でデータを書き込むことのできる
、上記のような効率的なブロック・データ転送を実現す
ることである。
本発明の他の目的は、データが一方のバス上で通常のバ
ス・サイクルによって行なわれるよりも高速で転送され
る、高速ブロック転送モードをもたらす、上記のような
効率的なブロック・データ転送を実現することである。
ス・サイクルによって行なわれるよりも高速で転送され
る、高速ブロック転送モードをもたらす、上記のような
効率的なブロック・データ転送を実現することである。
００課題を解決するための手段
本発明によれば、２本のバスに結合されたＤＭＡ制御装
置が、一方のバスへの書込みと同時に他方のバスからの
読取りを行なう。データ転送は、各バスの各クロック・
サイクル中に行なわれる。
置が、一方のバスへの書込みと同時に他方のバスからの
読取りを行なう。データ転送は、各バスの各クロック・
サイクル中に行なわれる。
どちらのバス上でも待機が不要なので、バス上で利用で
きる高速ブロック転送技術を用いて、ブロック・データ
を効率的に転送することが可能である。
きる高速ブロック転送技術を用いて、ブロック・データ
を効率的に転送することが可能である。
Ｅ、実施例
第１図は、主システム・バス１２と入出力バス１４を含
むコンピュータ・システム１０の構成図である。中央演
算処理装置１６がシステム・バス１２に接続され、主記
憶装置１８も同様である。
むコンピュータ・システム１０の構成図である。中央演
算処理装置１６がシステム・バス１２に接続され、主記
憶装置１８も同様である。
入出力キャッシュ制御装置（ＩＯＣＣ）２０が、システ
ム・バス１２と入出力バス１４に接続されている。ｌ０
ＣＣ２０は、入出力バス１４を緩衝するのに使用される
小型キャッシュ記憶装置（図示せず）の制御を含めて、
いくつかの入出力インターフェース機能を果たす。本発
明によって重要なｌ０ＣＣ２０の機能は、直接記憶アク
セス（ＤＭＡ）制御装置として動作することである。ｌ
０ＣＣ２０は、ＤＭＡ制御装置として機能する際、主記
憶装置１８との間でデータを直接転送することができる
。
ム・バス１２と入出力バス１４に接続されている。ｌ０
ＣＣ２０は、入出力バス１４を緩衝するのに使用される
小型キャッシュ記憶装置（図示せず）の制御を含めて、
いくつかの入出力インターフェース機能を果たす。本発
明によって重要なｌ０ＣＣ２０の機能は、直接記憶アク
セス（ＤＭＡ）制御装置として動作することである。ｌ
０ＣＣ２０は、ＤＭＡ制御装置として機能する際、主記
憶装置１８との間でデータを直接転送することができる
。
入出力バス１４には、入出カスレープ装置２２と２４も
接続される。入出カスレープ装置２２．２４は、入出力
バス１４に接続するのに適した装置ならどんなものでも
よく、たとえばビデオ制御装置、キーボード制御装置、
直列及び並列入出力ボート、ディスク制御装置でよい。
接続される。入出カスレープ装置２２．２４は、入出力
バス１４に接続するのに適した装置ならどんなものでも
よく、たとえばビデオ制御装置、キーボード制御装置、
直列及び並列入出力ボート、ディスク制御装置でよい。
本発明によって特に重要なのは、ビデオ制御装置やディ
スク制御装置など、ブロック・データ転送を行なうこと
のできる装置である。
スク制御装置など、ブロック・データ転送を行なうこと
のできる装置である。
主記憶装置１８と入出カスレープ装置２２または２４と
の間でデータを転送するためにｒｏｃｃ２０で使用され
る好ましい方法を第２図に示す。
の間でデータを転送するためにｒｏｃｃ２０で使用され
る好ましい方法を第２図に示す。
第１ステツプは、ｌ０ＣＣ２０がＤＭＡパラメータを初
期設定する（ステップ３０）ものである。
期設定する（ステップ３０）ものである。
ＤＭＡブロック転送に通常必要な情報は、開始アドレス
とブロック長である。このステップは、その間で転送が
行なわれる主記憶装置１８と入出力バス１４上の装置に
必要な信号を送ることも含む。
とブロック長である。このステップは、その間で転送が
行なわれる主記憶装置１８と入出力バス１４上の装置に
必要な信号を送ることも含む。
次に、ｌ０ＣＧ２０は、転送する最初のワードを読み取
る。（ステップ３２）。入出カスレープ装置から主記憶
装置１８への転送の場合、このワードがスレーブ装置か
ら読み取られる。主記憶装置１８から入出カスレープ装
置への転送の場合は、この読取りは主記憶装置１８から
行なわれる。
る。（ステップ３２）。入出カスレープ装置から主記憶
装置１８への転送の場合、このワードがスレーブ装置か
ら読み取られる。主記憶装置１８から入出カスレープ装
置への転送の場合は、この読取りは主記憶装置１８から
行なわれる。
次に、転送が完了したかどうか検査を行なう（ステップ
３４）。１つのデータ・ワードだけを転送することも可
能であるが、もっと長いブロックでは、テスト３４は否
定となる。
３４）。１つのデータ・ワードだけを転送することも可
能であるが、もっと長いブロックでは、テスト３４は否
定となる。
転送が完了していない場合、ｌ０ＣＣ２０は同時に、１
ワードを書き込み（ステップ３６）、次に転送するワー
ドを読み取る（ステップ３８）。
ワードを書き込み（ステップ３６）、次に転送するワー
ドを読み取る（ステップ３８）。
データ転送の方向に応じて、システム・バス１２及び入
出力バス１４上で書込みステップと読取りステップが１
回ずつ行なわれる。次にステップ３４に戻って、再度転
送終了かどうかテストする。
出力バス１４上で書込みステップと読取りステップが１
回ずつ行なわれる。次にステップ３４に戻って、再度転
送終了かどうかテストする。
転送が完了すると、ステップ４０に進んで、最後のワー
ドを受信側装置に書き込む。次いでｌ０ＣＧ２０はＤＭ
Ａを完結しくステップ４２）、処理が完了する。
ドを受信側装置に書き込む。次いでｌ０ＣＧ２０はＤＭ
Ａを完結しくステップ４２）、処理が完了する。
第２図に示す転送では、システム・バス１２及び入出力
バス１４が異なるタイプのものである可能性もある。一
方のバスが他方より速い場合、当然のことながら最大デ
ータ・スループットは遅い方のバスの転送速度によって
制限される。第２図は、２本のバスのブロック・データ
転送速度が同じシステムに対するものである。一方のバ
スが他方より著しく速い場合は、そのバスからの読取り
またはそのバスへの書込みを緩衝するためのバッファ（
図示せず）をｌ０ＣＣ２０内に設けることができる。バ
ッファを使用すると、速い方のバスとの間でその通常の
動作速度で転送を行なうことができ、他の装置用にいく
らかのバス・サイクルが解放される。
バス１４が異なるタイプのものである可能性もある。一
方のバスが他方より速い場合、当然のことながら最大デ
ータ・スループットは遅い方のバスの転送速度によって
制限される。第２図は、２本のバスのブロック・データ
転送速度が同じシステムに対するものである。一方のバ
スが他方より著しく速い場合は、そのバスからの読取り
またはそのバスへの書込みを緩衝するためのバッファ（
図示せず）をｌ０ＣＣ２０内に設けることができる。バ
ッファを使用すると、速い方のバスとの間でその通常の
動作速度で転送を行なうことができ、他の装置用にいく
らかのバス・サイクルが解放される。
第３図は、入出力バス上の装置から主記憶装置１８への
ブロック・データ転送を示すタイミング図である。上記
の実施例では、入出力バス１４は、ＩＢＭ ＰＳ／２
ファミリーのマイクロコンピュータで見られるようなシ
ステム２バスである。システム・バス１２は、このよう
なマイクロコンピュータで見られるようなシステム・バ
スでもよく、また他のシステム２バスを含めて当技術分
野で知られているような他のシステム・バスでもよい。
ブロック・データ転送を示すタイミング図である。上記
の実施例では、入出力バス１４は、ＩＢＭ ＰＳ／２
ファミリーのマイクロコンピュータで見られるようなシ
ステム２バスである。システム・バス１２は、このよう
なマイクロコンピュータで見られるようなシステム・バ
スでもよく、また他のシステム２バスを含めて当技術分
野で知られているような他のシステム・バスでもよい。
システム・バス１２の動作の細部は、本発明の一部では
ない。
ない。
第３図では、本発明を説明するのに必要なバス信号のみ
を示す。他にもバス信号が存在するが、それらの機能に
ついては公ｒ（Ｉされている書類に詳しく記載されてい
る。
を示す。他にもバス信号が存在するが、それらの機能に
ついては公ｒ（Ｉされている書類に詳しく記載されてい
る。
第３図を参照すると、ＳＹＳＴＥＭ ＭＥＭＷＲＩＴ
Ｅ信号は、データがシステム・バス１２を介して主記憶
装置１８に転送される時間を示す。
Ｅ信号は、データがシステム・バス１２を介して主記憶
装置１８に転送される時間を示す。
ＳＹＳＴＥＭ ＭＥＭ ＷＲＩＴＥ信号は実際には
バス信号ではない。ハイ値は、データを転送するための
バス活動が行なわれていることを示し、ロー値は、シス
テム・バス１２を介してデータ転送が行なわれていない
ことを示す。
バス信号ではない。ハイ値は、データを転送するための
バス活動が行なわれていることを示し、ロー値は、シス
テム・バス１２を介してデータ転送が行なわれていない
ことを示す。
Ｉｌｏ ＡＤＤＲ信号は、ｌ０ＣＣ２０によって入出
力バス１４に置かれるアドレスである。Ｉｌｏ Ｓｌは
、入出力バス上で読取りサイクルが発生することを示す
信号である。Ｉｌｏ ＡＤＬは、「アドレス・ラッチ
」を意味する信号であり、入出力バス１４に接続された
装置にアドレス信号をラッチするのに使用される。
力バス１４に置かれるアドレスである。Ｉｌｏ Ｓｌは
、入出力バス上で読取りサイクルが発生することを示す
信号である。Ｉｌｏ ＡＤＬは、「アドレス・ラッチ
」を意味する信号であり、入出力バス１４に接続された
装置にアドレス信号をラッチするのに使用される。
１１０ ＣＭＤは、入出力バス１４用のクロック信号
である。Ｉｌｏ ＲＥＡＤ ＤＡＴＡは、入出力バ
ス１４のデータ線を表す。
である。Ｉｌｏ ＲＥＡＤ ＤＡＴＡは、入出力バ
ス１４のデータ線を表す。
第３図は、入出力バス１４に接続された装置から主記憶
装置１８への転送が行なわれるときの関連するバス信号
を示す。まず、工○ＣＣは、システム・バス１２及び入
出力バス１４上の開始アドレスと転送されるブロックの
長さを含めて、転送のパラメータを決定する。
装置１８への転送が行なわれるときの関連するバス信号
を示す。まず、工○ＣＣは、システム・バス１２及び入
出力バス１４上の開始アドレスと転送されるブロックの
長さを含めて、転送のパラメータを決定する。
次いで、ｌ０ＣＣ２０は、最初のアドレス５０をＩｌｏ
ＡＤＤＲ線上に挿入する。次いで、Ｉｌｏ Ｓｌが
ロー５２に遷移して、これが入出力バス１４からの読取
りサイクルであることを示す。
ＡＤＤＲ線上に挿入する。次いで、Ｉｌｏ Ｓｌが
ロー５２に遷移して、これが入出力バス１４からの読取
りサイクルであることを示す。
次に、ＡＤＬがロー５４に遷移して、アドレスされる入
出カスレープにアドレス５０をラッチする。
出カスレープにアドレス５０をラッチする。
Ｉｌｏ ＣＭＤがロー５６に遷移して、バス・サイク
ルを開始する。同時にＩｌｏ ＡＤＬがハイ５８に遷
移する。
ルを開始する。同時にＩｌｏ ＡＤＬがハイ５８に遷
移する。
これは入出力バス上での読取りサイクルなの３で、Ｉｌ
ｏ ＳＬが示すように、入出カスレープ装置によって
データ線上にデータが置かれる。ＩｌｏＣＭＤの遷移５
６によってバス・サイクルが開始した後、スレーブ装置
は以前に３状態になっていたＩｌｏ ＲＥＡＤ Ｄ
ＡＴＡ線を最初のデータ項目６０の値でドライブする。
ｏ ＳＬが示すように、入出カスレープ装置によって
データ線上にデータが置かれる。ＩｌｏＣＭＤの遷移５
６によってバス・サイクルが開始した後、スレーブ装置
は以前に３状態になっていたＩｌｏ ＲＥＡＤ Ｄ
ＡＴＡ線を最初のデータ項目６０の値でドライブする。
Ｉｌｏ Ｓｌ信号は、このバス上で標準であるハイ遷移
６２にされる。第２の読取りアドレス６６を線上に置く
ため、Ｉｌｏ ＡＤＤＲ線上の値が変更される６４゜
Ｉｌｏ ＣＭＤがハイ６８に遷移するとそのバス・サ
イクルは完了し、このとき、入出力バス１４から最初の
データ項目６０が読み取られ、ｌ０ＣＣ２０の内部レジ
スタ（図示せず）にラッチされる。
６２にされる。第２の読取りアドレス６６を線上に置く
ため、Ｉｌｏ ＡＤＤＲ線上の値が変更される６４゜
Ｉｌｏ ＣＭＤがハイ６８に遷移するとそのバス・サ
イクルは完了し、このとき、入出力バス１４から最初の
データ項目６０が読み取られ、ｌ０ＣＣ２０の内部レジ
スタ（図示せず）にラッチされる。
最初の入出力バス・サイクルの間、システム・バスは活
動状態７０になっていた。この時間７０の間に、ｌ０Ｃ
Ｃ２０にラッチされたデータが主記憶装置１８に書き込
まれる。ＳＹＳＴＥＭ ＭＥＭ ＷＲＩＴＥの活動
期間７０に、主記憶装置１８のアドレッシング、制御信
号の変更、及びシステム・バス１２へのデータの書込み
が行なわれる。
動状態７０になっていた。この時間７０の間に、ｌ０Ｃ
Ｃ２０にラッチされたデータが主記憶装置１８に書き込
まれる。ＳＹＳＴＥＭ ＭＥＭ ＷＲＩＴＥの活動
期間７０に、主記憶装置１８のアドレッシング、制御信
号の変更、及びシステム・バス１２へのデータの書込み
が行なわれる。
上記の転送は、入出力バス１４からの最初のデータ項目
の読取りと、それに続＜Ｉｌｏ ＣＭＤ（７）遷移６
８時のｌ０ＣＣ２０へのデータのラッチとして説明した
。これは、その後に活動期間７０中にシステム・バス１
２への書込みが続くものとして説明した。しかし、デー
タ項目を実際にｌ０ＣＣ２０内のレジスタ・ラッチにラ
ッチすることは必ずしも必要ではない。その代りに、ｌ
０ＣＣ２０が入出力バス１４のデータ線とシステム・バ
ス１２との間の直接接続を行なうことも可能である。
の読取りと、それに続＜Ｉｌｏ ＣＭＤ（７）遷移６
８時のｌ０ＣＣ２０へのデータのラッチとして説明した
。これは、その後に活動期間７０中にシステム・バス１
２への書込みが続くものとして説明した。しかし、デー
タ項目を実際にｌ０ＣＣ２０内のレジスタ・ラッチにラ
ッチすることは必ずしも必要ではない。その代りに、ｌ
０ＣＣ２０が入出力バス１４のデータ線とシステム・バ
ス１２との間の直接接続を行なうことも可能である。
通常はデータ項目６０をｌ０ＣＣ２０にラッチするため
に使用されるＩｌｏ ＣＭＤの立上り遷移６８を、代
りに、データを主記憶装置１８に直接書き込ませる制御
信号をシステム・バス１２上に生成するのに使うことも
できる。
に使用されるＩｌｏ ＣＭＤの立上り遷移６８を、代
りに、データを主記憶装置１８に直接書き込ませる制御
信号をシステム・バス１２上に生成するのに使うことも
できる。
第３図に示した残り２つのデータ遷移も同様に動作する
。第２のデータ項目７２はＩｌｏ ＣＭＤの立上り遷
移７４時に転送され、活動バス期間７６中に主記憶装置
１８に書き込まれる。第３のアドレス８０によってアド
レスされる最後のデータ項目７８は、システム・バス活
動期間８２中にＩｌｏ ＣＭＤ信号がハイ８４に遷移
したとき、主記憶装置１８に書き込まれる。
。第２のデータ項目７２はＩｌｏ ＣＭＤの立上り遷
移７４時に転送され、活動バス期間７６中に主記憶装置
１８に書き込まれる。第３のアドレス８０によってアド
レスされる最後のデータ項目７８は、システム・バス活
動期間８２中にＩｌｏ ＣＭＤ信号がハイ８４に遷移
したとき、主記憶装置１８に書き込まれる。
上記の説明かられかるように、入出力バス１４の各バス
・サイクル中に新しいデータ項目が読み取られ、データ
の読取りと並行して主記憶装置１８に転送される。した
がって、あるクロック・サイクルで入出力バス１４を読
み取り、次のシステム・クロック・サイクルでシステム
・バス１２上に書込みサイクルを生成することは必ずし
も必要ではない。 第４図は、ストリーミング・データ
転送と呼ばれるプロトコルを用いた高速データ転送を示
す。ストリーミング・データ転送の機能は、「コンピュ
ータ・システム・バス上での高速データ転送（ＨＩＧＨ
５ＰＥＥＤ ＤＡＴＡ ＴＲＡＮＳＦＥＲＯＮ、Ａ
ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ ＢＵＳ）Ｊと題
する関連特許出願第号、及び「バス・アドレス線を用 いたデータ転送（ＤＡＴＡ ＴＲＡＮＳＦＥＲＵＳＩ
ＮＧ ＢＵＳ ＡＤＤＲＥＳＳ ＬＩＮＥＳ）Ｊ
と題する関連特許出願筒 号の各明細書に
詳しく記載されている。第４図には、入出力バス１４上
でのストリーミング・データ転送をどのように使えば、
主記憶装置１８へのブロック・データ転送を行なうこと
ができるかを示すのに必要な信号のみが示しである。転
送に必要ではあるが、本発明に関してそれを理解するの
には必要でない他の制御信号は、上記の２つの関連特許
出願明細書に記載されている。
・サイクル中に新しいデータ項目が読み取られ、データ
の読取りと並行して主記憶装置１８に転送される。した
がって、あるクロック・サイクルで入出力バス１４を読
み取り、次のシステム・クロック・サイクルでシステム
・バス１２上に書込みサイクルを生成することは必ずし
も必要ではない。 第４図は、ストリーミング・データ
転送と呼ばれるプロトコルを用いた高速データ転送を示
す。ストリーミング・データ転送の機能は、「コンピュ
ータ・システム・バス上での高速データ転送（ＨＩＧＨ
５ＰＥＥＤ ＤＡＴＡ ＴＲＡＮＳＦＥＲＯＮ、Ａ
ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ ＢＵＳ）Ｊと題
する関連特許出願第号、及び「バス・アドレス線を用 いたデータ転送（ＤＡＴＡ ＴＲＡＮＳＦＥＲＵＳＩ
ＮＧ ＢＵＳ ＡＤＤＲＥＳＳ ＬＩＮＥＳ）Ｊ
と題する関連特許出願筒 号の各明細書に
詳しく記載されている。第４図には、入出力バス１４上
でのストリーミング・データ転送をどのように使えば、
主記憶装置１８へのブロック・データ転送を行なうこと
ができるかを示すのに必要な信号のみが示しである。転
送に必要ではあるが、本発明に関してそれを理解するの
には必要でない他の制御信号は、上記の２つの関連特許
出願明細書に記載されている。
第４図は、主記憶装置１８から入出力バス１４に接続さ
れたスレーブ装置への転送を図示したものである。この
転送には、システム・バス１２上の主記憶装置１８から
の読取りと、入出力バス１４上の入出カスレープ装置へ
の書込みが必要である。入出力信号は、Ｉｌｏ ＳＬ
の代りにｌ１０ＳＯがある意思外は、第３図に示したも
のと同じである。Ｉｌｏ ＳＯは、入出力バス１４が
接続された装置への書込み動作が行なわれていることを
示すために使われる。
れたスレーブ装置への転送を図示したものである。この
転送には、システム・バス１２上の主記憶装置１８から
の読取りと、入出力バス１４上の入出カスレープ装置へ
の書込みが必要である。入出力信号は、Ｉｌｏ ＳＬ
の代りにｌ１０ＳＯがある意思外は、第３図に示したも
のと同じである。Ｉｌｏ ＳＯは、入出力バス１４が
接続された装置への書込み動作が行なわれていることを
示すために使われる。
ｌ０ＣＣ２０は、Ｉｌｏ ＡＤＤＲ信号線上に開始ア
ドレス９０を挿入することにより、プロ、ツク・データ
転送を開始する。次いで、Ｉｌｏ ＳＯがローに遷移し
て、この転送が入出力バス１４上での書込み転送である
ことを示す。次に、Ｉｌｏ ＡＤＬがローに遷移して
、上記のように人出カスレープ装置にアドレス９０をラ
ッチする。
ドレス９０を挿入することにより、プロ、ツク・データ
転送を開始する。次いで、Ｉｌｏ ＳＯがローに遷移し
て、この転送が入出力バス１４上での書込み転送である
ことを示す。次に、Ｉｌｏ ＡＤＬがローに遷移して
、上記のように人出カスレープ装置にアドレス９０をラ
ッチする。
Ｉｌｏ ＷＲＩＴＥ ＤＡＴＡで表される入出力バ
ス１４のデータ線が、ｌ０ＣＣ２０によって活動化され
る。Ｉｌｏ ＷＲＩＴＥ ＤＡＴＡがシステム・バ
ス１２から使用可能になったとき、最初のデータ項目９
６が■／○ ＷＲＩＴＥ ＤＡＴＡ上に置かれる。シ
ステム・バス活動期間９８の間に、最初のデータ項目が
主記憶装置１８から読み取られて、ＩｏＣＣ２０にとっ
て使用可能になる。第３図に関して上記で説明したよう
に、システム・バス１２から読み取った値をｌ０ＣＣ内
部のバッファにラッチして、入出力バス１４にとって使
用可能にさせることができる。また、データ項目９６を
システム・バス１２から入出力バス１４に直接接続する
こともできる。
ス１４のデータ線が、ｌ０ＣＣ２０によって活動化され
る。Ｉｌｏ ＷＲＩＴＥ ＤＡＴＡがシステム・バ
ス１２から使用可能になったとき、最初のデータ項目９
６が■／○ ＷＲＩＴＥ ＤＡＴＡ上に置かれる。シ
ステム・バス活動期間９８の間に、最初のデータ項目が
主記憶装置１８から読み取られて、ＩｏＣＣ２０にとっ
て使用可能になる。第３図に関して上記で説明したよう
に、システム・バス１２から読み取った値をｌ０ＣＣ内
部のバッファにラッチして、入出力バス１４にとって使
用可能にさせることができる。また、データ項目９６を
システム・バス１２から入出力バス１４に直接接続する
こともできる。
この転送サイクルは、ＩｌｏＣＭＤがロー１００に遷移
したとき、実際に開始する。同時に■１０ ＳＤ
５ＴＲＯＢＥ信号がロー１０２に遷移する。引用により
本明細書に合体する関連特許出願筒 号に
より詳しく記載されてイルが、Ｉｌｏ ＳＤ ５Ｔ
ＲＯＢＥ（ｆ号は、ストリーミング・データ・プロトコ
ルを用いたデータ・ブロック転送専用の別の高速クロッ
ク信号である。
したとき、実際に開始する。同時に■１０ ＳＤ
５ＴＲＯＢＥ信号がロー１０２に遷移する。引用により
本明細書に合体する関連特許出願筒 号に
より詳しく記載されてイルが、Ｉｌｏ ＳＤ ５Ｔ
ＲＯＢＥ（ｆ号は、ストリーミング・データ・プロトコ
ルを用いたデータ・ブロック転送専用の別の高速クロッ
ク信号である。
Ｉｌｏ ＳＤ ５ＴＲＯＢＥの第２の立下り遷移１
０６のとき、最初のデータ項目９６がｌ０ＣＣ２０から
入出力バス１４に転送される。データが転送されると、
次のシステム・バス活動サイクル１１０中にシステム・
バス１２からデータ項目１０８が読み取られ、Ｉｌｏ
ＳＤ ５ＴＲＯＢＥの立下り遷移１１２中に入出力
バス１４に転送される。
０６のとき、最初のデータ項目９６がｌ０ＣＣ２０から
入出力バス１４に転送される。データが転送されると、
次のシステム・バス活動サイクル１１０中にシステム・
バス１２からデータ項目１０８が読み取られ、Ｉｌｏ
ＳＤ ５ＴＲＯＢＥの立下り遷移１１２中に入出力
バス１４に転送される。
このプロセスは、最後の直前のデータ・サイクルまで、
何回のデータ・サイクルの間でも続くことができる。最
後の直前のデータ項目１１６は、Ｉｌｏ ＳＤ ５
ＴＲＯＢＥの最後の立下り遷移１１８時に入出力バス°
１４に転送される。最後の直前のデータ項目１１６が転
送された後、最後のデータ項目１２０が、システム・バ
ス活動期間１２２中に主記憶装置１８から読み取られた
後にＩｌｏ ＷＲＩＴＥ ＤＡＴＡに転送される。
何回のデータ・サイクルの間でも続くことができる。最
後の直前のデータ項目１１６は、Ｉｌｏ ＳＤ ５
ＴＲＯＢＥの最後の立下り遷移１１８時に入出力バス°
１４に転送される。最後の直前のデータ項目１１６が転
送された後、最後のデータ項目１２０が、システム・バ
ス活動期間１２２中に主記憶装置１８から読み取られた
後にＩｌｏ ＷＲＩＴＥ ＤＡＴＡに転送される。
最後のデータ項目１２０は、Ｉｌｏ ＣＭＤの立上り
遷移１２４によって入出力バス１４に転送される。入出
力バス１４に接続された入出カスレープ装置が、最後の
データ項目１２０を読み取ってラッチするのに十分な遅
延の後、入出力バス１４上のデータ・バッファがｌ０Ｃ
Ｃ２０によって３状態１２６にされる。
遷移１２４によって入出力バス１４に転送される。入出
力バス１４に接続された入出カスレープ装置が、最後の
データ項目１２０を読み取ってラッチするのに十分な遅
延の後、入出力バス１４上のデータ・バッファがｌ０Ｃ
Ｃ２０によって３状態１２６にされる。
上記のシステム及び方法は、システム・バス１２に接続
された主記憶装置１８と、入出力バス１４に接続された
入出カスレープ装置２２．２４との間の効率的なブロッ
ク・データ転送を実現する。
された主記憶装置１８と、入出力バス１４に接続された
入出カスレープ装置２２．２４との間の効率的なブロッ
ク・データ転送を実現する。
各クロック・サイクルの間中に１つのデータ項目が各バ
ス上を転送される。上記の技法は、工０ＣＣ２０を介す
るブロック・データ転送速度を大幅に増大させることの
できる、高速ストリーミング・データ・プロトコルの使
用に適している。
ス上を転送される。上記の技法は、工０ＣＣ２０を介す
るブロック・データ転送速度を大幅に増大させることの
できる、高速ストリーミング・データ・プロトコルの使
用に適している。
第１図は、２本のバスを含むコンピュータ・システムの
構成図である。 第２図は、本発明にもとづく２本の別々のバス上の装置
間でのデータ転送を示す流れ図である。 第３図は、本発明にもとづ（データ転送を示すタイミン
グ図である。 第４図は、本発明にもとづく高速ブ０．７り・データ転
送を示すタイミング図である。 １０・・・・コンピュータ・システム、１２主システム
・バス、１４・・・・入出力バス、１６・・・・中央演
算処理装置、１８・・・・主記憶装置、２０・・・・入
出力キャッシュ制御装置（１００Ｃ）、２２．２４・・
・・入出カスレープ装置、３０・・・・ＤＭＡパラメー
タ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
構成図である。 第２図は、本発明にもとづく２本の別々のバス上の装置
間でのデータ転送を示す流れ図である。 第３図は、本発明にもとづ（データ転送を示すタイミン
グ図である。 第４図は、本発明にもとづく高速ブ０．７り・データ転
送を示すタイミング図である。 １０・・・・コンピュータ・システム、１２主システム
・バス、１４・・・・入出力バス、１６・・・・中央演
算処理装置、１８・・・・主記憶装置、２０・・・・入
出力キャッシュ制御装置（１００Ｃ）、２２．２４・・
・・入出カスレープ装置、３０・・・・ＤＭＡパラメー
タ。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (3)
- （１）第１装置と第２装置の間でデータを転送するシス
テムにおいて、 データ転送のタイミングを制御するためのクロック信号
を備えた、第１装置に結合された第１バスと、 データ転送のタイミングを制御するためのクロック信号
を備えた、第２装置に結合された第２バスと、 第１装置と第２装置の間でのデータ転送時に、一方の装
置の各バス・クロック・サイクル中にその装置からデー
タ項目を読み取り、当該データ転送時に他方の装置の各
バス・クロック・サイクル中にその装置のデータ項目を
書き込む、上記第１バス及び第２バスに接続された制御
装置と を有することを特徴とするコンピュータ・システム。 - （２）第１装置と第２装置の間でデータを転送するシス
テムにおいて、 データ転送のタイミングを制御するためのクロック信号
を備え、また高速データ転送中にデータ転送のタイミン
グを制御するための高速クロックも備えた、第１装置に
結合された第１バスと、データ転送のタイミングを制御
するためのクロック信号を備えた、第２装置に結合され
た第２バスと、 第１装置と第２装置の間でのデータ転送時に、それ自体
と第１装置の間で第１バスの各高速クロック・サイクル
中に１データ項目の割合でデータを転送し、当該データ
転送時に、それ自体と第２装置の間で第２バスの各クロ
ック・サイクル中に１データ項目の割合でデータを転送
する、上記第１バス及び第２バスに結合された制御装置
とを有することを特徴とするコンピュータ・システム。 - （３）第１バスに接続された第１装置と第２バスに接続
された第２装置の間でデータを転送する方法において、 （ａ）第１装置からデータ項目を読み取るステップと、 （ｂ）第２装置にそのデータ項目を書き込むステップと
、 （ｃ）ステップ（ｂ）と同時に第１装置から次のデータ
項目を読み取るステップと、 （ｄ）転送すべきデータ項目がすべて第１装置から読み
取られるまで、ステップ（ｂ）と （ｃ）を繰り返すス
テップと、 （ｅ）最終データ項目を第２装置に書き込むステップと
を有することを特徴とするデータ転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US29777489A | 1989-01-13 | 1989-01-13 | |
| US297774 | 1989-01-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226454A true JPH02226454A (ja) | 1990-09-10 |
Family
ID=23147689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32416089A Pending JPH02226454A (ja) | 1989-01-13 | 1989-12-15 | コンピユータ・システムおよびそのデータ転送方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0382342B1 (ja) |
| JP (1) | JPH02226454A (ja) |
| DE (1) | DE69023677T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9103450L (sv) * | 1991-11-21 | 1993-02-08 | Icl Data Ab | Anordning foer oeverfoering av data mellan datasaendande och datamottagande enheter anslutna till en gemensam databuss. |
| US5511165A (en) * | 1992-10-23 | 1996-04-23 | International Business Machines Corporation | Method and apparatus for communicating data across a bus bridge upon request |
| US5793997A (en) * | 1996-01-11 | 1998-08-11 | Hewlett-Packard Company | Interface architecture for connection to a peripheral component interconnect bus |
| AU2002328037A1 (en) * | 2002-09-23 | 2004-04-08 | Telefonaktiebolaget Lm Ericsson (Publ) | Computer system and method for accessing external peripheral devices in a computer system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587220A (en) * | 1978-12-26 | 1980-07-01 | Fuji Electric Co Ltd | Interface controller |
| JPS6148059A (ja) * | 1984-08-15 | 1986-03-08 | Hitachi Ltd | バスアダプタ |
| JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Ｄｍａコントロ−ラ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4323967A (en) * | 1980-04-15 | 1982-04-06 | Honeywell Information Systems Inc. | Local bus interface for controlling information transfers between units in a central subsystem |
| JPS6129961A (ja) * | 1984-07-23 | 1986-02-12 | Mitsubishi Electric Corp | デ−タ転送方式 |
| US4775929A (en) * | 1986-10-14 | 1988-10-04 | Honeywell Bull Inc. | Time partitioned bus arrangement |
-
1989
- 1989-12-15 JP JP32416089A patent/JPH02226454A/ja active Pending
-
1990
- 1990-01-11 EP EP90300348A patent/EP0382342B1/en not_active Expired - Lifetime
- 1990-01-11 DE DE1990623677 patent/DE69023677T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587220A (en) * | 1978-12-26 | 1980-07-01 | Fuji Electric Co Ltd | Interface controller |
| JPS6148059A (ja) * | 1984-08-15 | 1986-03-08 | Hitachi Ltd | バスアダプタ |
| JPS6346559A (ja) * | 1986-08-13 | 1988-02-27 | Nec Corp | Ｄｍａコントロ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69023677D1 (de) | 1996-01-04 |
| DE69023677T2 (de) | 1996-06-20 |
| EP0382342A3 (en) | 1991-03-20 |
| EP0382342B1 (en) | 1995-11-22 |
| EP0382342A2 (en) | 1990-08-16 |
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