JPS6148059A - バスアダプタ - Google Patents
バスアダプタInfo
- Publication number
- JPS6148059A JPS6148059A JP16931784A JP16931784A JPS6148059A JP S6148059 A JPS6148059 A JP S6148059A JP 16931784 A JP16931784 A JP 16931784A JP 16931784 A JP16931784 A JP 16931784A JP S6148059 A JPS6148059 A JP S6148059A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- cpu
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、複数個設置されたアクチェータの駆動制御を
行なうプログラマブルコントローラに係り、さらに詳し
くは、プログラマブルコントローラの処理速度を損ずに
多数の入出力装置を接続できるようにしたバスアダプタ
に関する。
行なうプログラマブルコントローラに係り、さらに詳し
くは、プログラマブルコントローラの処理速度を損ずに
多数の入出力装置を接続できるようにしたバスアダプタ
に関する。
ものである。
プログラマブルコントローラ（以下ＰＣと称す）は、複
数個設置されたアク千エータの運転。
数個設置されたアク千エータの運転。
停止指令等を行なう、いわゆる自動化システムを構成す
るための重要な制御装置である。
るための重要な制御装置である。
近来、ファクトリ−オートメーションの発展に伴って、
自動化システムの高機能化のニーズが高まっており、Ｐ
Ｃにおいても高性能化の要求が強い。
自動化システムの高機能化のニーズが高まっており、Ｐ
Ｃにおいても高性能化の要求が強い。
一般に、ＰＣは制御シーケンスを記憶したプログラムメ
モリ（以下ＰＭと称す）と、そのメモリの記憶内容の読
取り処理をする処理装置（以下、ＣＰＵと称す）と、処
理結果を一時記憶したり、あらかじめ決められた数値を
記憶しておくデータメモリ（以下、ＤＭと称する）と、
各種のプロセス入力装Ｒ（以下Ｐ工と称す）と、出力装
置（以下ＰＯと称す）とから構成されている。
モリ（以下ＰＭと称す）と、そのメモリの記憶内容の読
取り処理をする処理装置（以下、ＣＰＵと称す）と、処
理結果を一時記憶したり、あらかじめ決められた数値を
記憶しておくデータメモリ（以下、ＤＭと称する）と、
各種のプロセス入力装Ｒ（以下Ｐ工と称す）と、出力装
置（以下ＰＯと称す）とから構成されている。
第１図は、一般的なプログラマブルコントロ−ラの構成
図であって、データメモリＡと複数のプロセス入出力装
置Ｂとを入出 力バスで結合した場合の構成を示したも
のである。
図であって、データメモリＡと複数のプロセス入出力装
置Ｂとを入出 力バスで結合した場合の構成を示したも
のである。
この−膜構成におけるＰＣの性能は、ＰＭ・Ｃに記憶さ
れている制御シーケンスに従い、ＣＰＵ−Ｄがいかに多
くのＰＩ・Ｂ、ＰＯｌＫをいかに短時間で制御しうるか
によって決められるものである。
れている制御シーケンスに従い、ＣＰＵ−Ｄがいかに多
くのＰＩ・Ｂ、ＰＯｌＫをいかに短時間で制御しうるか
によって決められるものである。
ＰＣの性能向上を図るには、ＣＰＵ−Ｄの処理能力を上
げる必要がある。これは、ＰＭ−Ｃ。
げる必要がある。これは、ＰＭ−Ｃ。
ＤＭ−Ａにアクセスタイムの早いメモリを使うことによ
って比較的容易に実現しうるが、ＣＰＵ−Ｄの処理速度
が上がると、直接入出力バスを通してＰＩ・Ｂまたはｐ
ｏ−ｇをアクセスすることが、次の点から困難となる。
って比較的容易に実現しうるが、ＣＰＵ−Ｄの処理速度
が上がると、直接入出力バスを通してＰＩ・Ｂまたはｐ
ｏ−ｇをアクセスすることが、次の点から困難となる。
（１） 入出 力バスの信号線間のクロストークや誘
導雑音による誤動作。
導雑音による誤動作。
（２） 入出力バスの信号線の浮遊容量による信号の
伝搬遅延の発生。
伝搬遅延の発生。
これは、入出力回路数がＳＯＯ点以上のようにシステム
規模が大きくなると、１つのＰＩ・ＢまたはＰＯ−Ｅに
実装しうる回路数に限度があるので・、多数のＰＩΦＢ
またはＰＯ−Ｅが必要となる。このため、これらのＰＩ
・ＢまたはＰＯφＥを接続する入出力バスの信号線は、
長くならざるを得なくなる。
規模が大きくなると、１つのＰＩ・ＢまたはＰＯ−Ｅに
実装しうる回路数に限度があるので・、多数のＰＩΦＢ
またはＰＯ−Ｅが必要となる。このため、これらのＰＩ
・ＢまたはＰＯφＥを接続する入出力バスの信号線は、
長くならざるを得なくなる。
そこで、ＰＭ−Ｃ、ＤＭ−Ａ、ＣＰＵ−Ｄの処理速度を
上げておき、ＰＩ・Ｂ、ＰＯ−Ｅを制御するときにのみ
、安定にアクセスしうる時間までアクセスタイムを延長
するという方法も考えられるが、これによるとＰＣのシ
ーケンスプログラムは、ＰＩ・ＢまたはＰＯ・Ｅのアク
セス頻度が高く、ＰＣの実効的な性能向上は期待しえな
い。
上げておき、ＰＩ・Ｂ、ＰＯ−Ｅを制御するときにのみ
、安定にアクセスしうる時間までアクセスタイムを延長
するという方法も考えられるが、これによるとＰＣのシ
ーケンスプログラムは、ＰＩ・ＢまたはＰＯ・Ｅのアク
セス頻度が高く、ＰＣの実効的な性能向上は期待しえな
い。
本発明の目的は、前記した従来技術におけろ問題点を除
去し、プログラマブルコントローラにおける処理装置の
処理能力を最大限だ発揮し大規模な出力装置に対応し得
るバスアダプタを提哄することにある。
去し、プログラマブルコントローラにおける処理装置の
処理能力を最大限だ発揮し大規模な出力装置に対応し得
るバスアダプタを提哄することにある。
本発明の特徴は、処理装置の高速ＣＰＵバスと複数のＰ
Ｉ、ＰＯを接続する低速バスとをデータメモリで結合し
、入出力装置の応答時間に合せて前記データメモリへの
アクセスを制御するデータ８１７７機能を有するアダプ
タを設けたことである。
Ｉ、ＰＯを接続する低速バスとをデータメモリで結合し
、入出力装置の応答時間に合せて前記データメモリへの
アクセスを制御するデータ８１７７機能を有するアダプ
タを設けたことである。
以下、第２図、第６図に従って本発明の一実施例を詳述
する。
する。
第２図は、本発明て係るバスアダプタの一実施例のブロ
ック図であって、ランダムアクセス形のメモリをデータ
バッファとしたものの構成を示すもの、第３図はその動
作タイムチャートであって、バスアダプタのランダムア
クセスメモリに関する書込、読出動作のタイムチャート
を示すものである。
ック図であって、ランダムアクセス形のメモリをデータ
バッファとしたものの構成を示すもの、第３図はその動
作タイムチャートであって、バスアダプタのランダムア
クセスメモリに関する書込、読出動作のタイムチャート
を示すものである。
本実施例によるバスアダプタ２は、ＣＰＵバス１ａと入
出力バス１ｂとの間だ設置され、ランダムアクセス形の
メモリを中心とし、それらを制御する回路とから構成さ
れる。
出力バス１ｂとの間だ設置され、ランダムアクセス形の
メモリを中心とし、それらを制御する回路とから構成さ
れる。
図中−１はメモリ、２はメモリ制御回路、５はアドレス
デコーダ、４はバス切換フリップフロップ、５は入出力
バスタイミング信号発生回路、６は入出力アドレスカウ
ンタ、７はアドレスマルチプレクサ、８は入出力アドレ
スゲート回路、９Ｔ１０は双方向スリーステート回路を
示し、図示の如く接続しである。
デコーダ、４はバス切換フリップフロップ、５は入出力
バスタイミング信号発生回路、６は入出力アドレスカウ
ンタ、７はアドレスマルチプレクサ、８は入出力アドレ
スゲート回路、９Ｔ１０は双方向スリーステート回路を
示し、図示の如く接続しである。
ここで、メモリ１は、バス切換フリップフロップ４によ
りメモリ制御回路２を介し、ＣＰＵバス１ａと入出力バ
ス１ｂの両方向に結合できる制御をし、ＣＰＵバスと結
合し念ときは、ＣＰＵの処理サイクルに合せてデータを
ランダムに読み書きができるような制御をする。
りメモリ制御回路２を介し、ＣＰＵバス１ａと入出力バ
ス１ｂの両方向に結合できる制御をし、ＣＰＵバスと結
合し念ときは、ＣＰＵの処理サイクルに合せてデータを
ランダムに読み書きができるような制御をする。
また、メモリ１を入出力バスｂに結合したときは、入出
力バスサイクルに合せてアドレスを順次更新しながらア
クセスし、データを入出力バス１ｂに出力するかまたは
入出力バス１ｂからデータを入力できるようになってい
る。
力バスサイクルに合せてアドレスを順次更新しながらア
クセスし、データを入出力バス１ｂに出力するかまたは
入出力バス１ｂからデータを入力できるようになってい
る。
また、ＣＰＵバス１ａは、一般的な信号線から構成され
ており、アドレス、データ信号線は双方向性を持ち、制
御線はバス同期パルスと読出／書込制御信号線からなる
。
ており、アドレス、データ信号線は双方向性を持ち、制
御線はバス同期パルスと読出／書込制御信号線からなる
。
また、入出力バス１ｂは入力、出力のサイクルが交互に
切り換わる時分割多重バスで、アドレス、データ信号線
は双方向性を持ち、ＣＰＵバス１ａと比較してその基本
サイクルはプロセス入出力装置Ｐ１．ＰＯをアクセスし
うるように充分に遅いものである。
切り換わる時分割多重バスで、アドレス、データ信号線
は双方向性を持ち、ＣＰＵバス１ａと比較してその基本
サイクルはプロセス入出力装置Ｐ１．ＰＯをアクセスし
うるように充分に遅いものである。
メモリ１には、ＣＰＵバス１ａからの制御信号、あるい
は入出力タイミング信号発生回路５からの信号を受けて
メモリ制御するメモリ制御回路２と、ＣＰＵバス１ａか
らのアドレスと入出力アドレスカウンタ６からのアドレ
スとを切り換えるためのアドレスマルチプレクサ７と、
メモリデータバスをＣＰＵバス１ａと結合するための双
方向スリーステートゲート回路９と、同じく入出力バス
と結合するための双方向スリーステートゲート回路１０
が接続されている。
は入出力タイミング信号発生回路５からの信号を受けて
メモリ制御するメモリ制御回路２と、ＣＰＵバス１ａか
らのアドレスと入出力アドレスカウンタ６からのアドレ
スとを切り換えるためのアドレスマルチプレクサ７と、
メモリデータバスをＣＰＵバス１ａと結合するための双
方向スリーステートゲート回路９と、同じく入出力バス
と結合するための双方向スリーステートゲート回路１０
が接続されている。
次に第２図の実施例の動作を第３図のタイムチャートに
よって説明する。この動作は、（１） 。
よって説明する。この動作は、（１） 。
ＣＰＵとメモリ間のデータ転送動作、（２）、メモリと
入出力バス間のデータ転送動作からなる。
入出力バス間のデータ転送動作からなる。
すなわち、これら（１） 、 （２）の動作を順次行な
うことＫＪ−Ｐ）、ＣＰＵバスから書き込んだデータが
メモリを通して入出力バスから出力され、また入出力バ
スから入力されたデータはメモリを通してＣＰＵバスか
ら読み出され、バスアダプタの機能を果すことになる。
うことＫＪ−Ｐ）、ＣＰＵバスから書き込んだデータが
メモリを通して入出力バスから出力され、また入出力バ
スから入力されたデータはメモリを通してＣＰＵバスか
ら読み出され、バスアダプタの機能を果すことになる。
（ｉ）ＣＰＵ、メモリ間データ転送
走査周期の始めで、ＣＰＵはバス切換命令を出し、バス
切換フリップ７０ツブ４をメモリ１だセクトする。この
フリップフロップ４がセットされると、メモリ制御回路
２はＣＰＵバス１ａのＣＰＵ読出／書込制御信号Ｃ，Ｃ
ＰＵバス同Ｍパルスｄとアドレスデコーダの出方である
メモリアクセス信号ｅでメモリ１を制御する。
切換フリップ７０ツブ４をメモリ１だセクトする。この
フリップフロップ４がセットされると、メモリ制御回路
２はＣＰＵバス１ａのＣＰＵ読出／書込制御信号Ｃ，Ｃ
ＰＵバス同Ｍパルスｄとアドレスデコーダの出方である
メモリアクセス信号ｅでメモリ１を制御する。
また、メモリ１のアドレセｈはマルチプレクサ７を通し
てＣＰＵアドレスバスａが結合され、データｊは双方向
スリーステートゲート回路９によりＣＰＵデータバス６
に結合される。
てＣＰＵアドレスバスａが結合され、データｊは双方向
スリーステートゲート回路９によりＣＰＵデータバス６
に結合される。
これにより、ＣＰＵとメモリ１が結合され、まず扁速応
答Ｐ１．ＰＯのデータが読み書きされ、次にあらかじめ
わりっけられた低速応答ＰＩ 、ＰＯのデータが読み書
きされる。そして、ＣＰＵ、メモリ１との間のデータ転
送が終ると。
答Ｐ１．ＰＯのデータが読み書きされ、次にあらかじめ
わりっけられた低速応答ＰＩ 、ＰＯのデータが読み書
きされる。そして、ＣＰＵ、メモリ１との間のデータ転
送が終ると。
ＣＰＵはバス切換命令を発行し、バス切換フリップ７０
ツブ４を「ｏ」にリセットする。
ツブ４を「ｏ」にリセットする。
（２） メモリ、入出力バス間データ転送バス切換フ
リップフロップ４が「ｏ」にリセットされると、メモリ
制御回路２は入出力バスタイミング信号発生回路５０制
御信号ｍ、ｎを有効にし、メモリ１のアドレスｈをアド
レスバス７を通して入出力アドレスカウンタ６の出力に
切換え、データバスｊは双方向スリーステートゲート回
路１０により入出力データバスｒに結合される。そして
、入出力バスタイミング信号発生回路５の同期信号ｍを
クロック信号として入出力アドレスカウンタ６の示すア
ドレスのＰｌからのデータを同一アドレスのメモリ１に
転送し、次のサイクルでメモリ１の内容を尚−アドレス
のＰｏに転送する。そして、入出力アドレスカウンタ６
を１つ歩進させ、同様にＰｌからメモリに１ メモリか
らＰｏにデータを転送する。この動作を入出力アドレス
カウンタ６が「０」から所定のアドレス値に達するまで
、第３図のタイムチャートに示すように操りかえす。
リップフロップ４が「ｏ」にリセットされると、メモリ
制御回路２は入出力バスタイミング信号発生回路５０制
御信号ｍ、ｎを有効にし、メモリ１のアドレスｈをアド
レスバス７を通して入出力アドレスカウンタ６の出力に
切換え、データバスｊは双方向スリーステートゲート回
路１０により入出力データバスｒに結合される。そして
、入出力バスタイミング信号発生回路５の同期信号ｍを
クロック信号として入出力アドレスカウンタ６の示すア
ドレスのＰｌからのデータを同一アドレスのメモリ１に
転送し、次のサイクルでメモリ１の内容を尚−アドレス
のＰｏに転送する。そして、入出力アドレスカウンタ６
を１つ歩進させ、同様にＰｌからメモリに１ メモリか
らＰｏにデータを転送する。この動作を入出力アドレス
カウンタ６が「０」から所定のアドレス値に達するまで
、第３図のタイムチャートに示すように操りかえす。
上述のようなプログラムコントローラのバスアダプタを
設けることにより、ＣＰＵ−Ｄにより一定時間毎に複数
グループの低速応答ＰＩ・Ｂ、ＰＯ＠Ｅのデータを順次
切換えてデータメモリＡに書き込めるようにしたもので
あるから、ＣＰＵ−ＤとデータメモリＡとの間の入出力
データ転送量は減少し、ＣＰＵの処理能力を損なわずに
低速アクセスのＰｌ、ＰＯとの接続が実現できるもので
ある。
設けることにより、ＣＰＵ−Ｄにより一定時間毎に複数
グループの低速応答ＰＩ・Ｂ、ＰＯ＠Ｅのデータを順次
切換えてデータメモリＡに書き込めるようにしたもので
あるから、ＣＰＵ−ＤとデータメモリＡとの間の入出力
データ転送量は減少し、ＣＰＵの処理能力を損なわずに
低速アクセスのＰｌ、ＰＯとの接続が実現できるもので
ある。
上述の実施例からも明らかなように本発明によれば、プ
ログラマブルコントローラの処理装置の能力を最大限に
発揮させ、また、大規模な入出力装置にも対応できるバ
スアダプタを実現することができ、プログラマブルコン
トローラの性能向上、並びに経済化に顕著な効果がある
。
ログラマブルコントローラの処理装置の能力を最大限に
発揮させ、また、大規模な入出力装置にも対応できるバ
スアダプタを実現することができ、プログラマブルコン
トローラの性能向上、並びに経済化に顕著な効果がある
。
第１図は一般的なプログラマブルコントローラの構成図
、第２図は本発明に係るバスアダプタの一構成例を示す
ブロック図、第３図は第２図の動作タイミングチャート
である。 １・・・メモリ、 ２・・・メモリ制御回路、
３・・・アドレスデコーダ、 ４・・・バス切換フリップ７０ツブ、 ５・・・入出力バスタイミング信号発生回路、６・・・
入出力アドレスカウンタ、 ７・・・アドレスマルチプレクサ、 ８・・・入出力アドレスゲート回路、 ９．１０・・・双方向スリーステートゲート回路、２・
・・バスアダプタ。
、第２図は本発明に係るバスアダプタの一構成例を示す
ブロック図、第３図は第２図の動作タイミングチャート
である。 １・・・メモリ、 ２・・・メモリ制御回路、
３・・・アドレスデコーダ、 ４・・・バス切換フリップ７０ツブ、 ５・・・入出力バスタイミング信号発生回路、６・・・
入出力アドレスカウンタ、 ７・・・アドレスマルチプレクサ、 ８・・・入出力アドレスゲート回路、 ９．１０・・・双方向スリーステートゲート回路、２・
・・バスアダプタ。
Claims (1)
- プログラマブルコントローラの処理装置の高速バスと、
複数のプロセス入、出力装置を接続する低速の入出力バ
スとの間に、ランダムアクセスメモリと、該ランダムア
クセスメモリの書込み、読出し制御をする制御回路、前
記ランダムアクセスメモリを高速バスと低速バスのいず
れか一方に接続制御するバス切換回路とを具備して成り
、前記入出力装置の応答時間に合せて、前記ランダムア
クセスメモリへのアクセスを制御することを特徴とする
バスアダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931784A JPS6148059A (ja) | 1984-08-15 | 1984-08-15 | バスアダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16931784A JPS6148059A (ja) | 1984-08-15 | 1984-08-15 | バスアダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148059A true JPS6148059A (ja) | 1986-03-08 |
Family
ID=15884295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16931784A Pending JPS6148059A (ja) | 1984-08-15 | 1984-08-15 | バスアダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226454A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムおよびそのデータ転送方法 |
-
1984
- 1984-08-15 JP JP16931784A patent/JPS6148059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226454A (ja) * | 1989-01-13 | 1990-09-10 | Internatl Business Mach Corp <Ibm> | コンピユータ・システムおよびそのデータ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0135879B1 (en) | Interface circuit and method for connecting a memory controller with a synchronous or an asynchronous bus system | |
| JPH0676566A (ja) | 半導体メモリ装置 | |
| JPS6148059A (ja) | バスアダプタ | |
| JPH0232656B2 (ja) | ||
| JP2001195353A (ja) | Ｄｍａ転送システム | |
| JP2004127305A (ja) | メモリ制御装置 | |
| EP0382342B1 (en) | Computer system DMA transfer | |
| CN117056274B (zh) | 一种用于单核处理器的并行数据通信架构及方法 | |
| JPS60107165A (ja) | バスアダプタ | |
| JPS633392B2 (ja) | ||
| JPH11134863A (ja) | 半導体メモリ装置とデータの書き込み方法 | |
| JP2730189B2 (ja) | 分散型コントローラ | |
| SU1640703A1 (ru) | Устройство дл сопр жени ЭВМ с абонентами | |
| KR0148182B1 (ko) | 쿼드러플뱅크 메모리 제어장치 | |
| KR820002354B1 (ko) | 프로세스 제어에 있어서의 입출력 제어방법 | |
| KR100263670B1 (ko) | 직접 기억 장소 접근 컨트롤러 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| KR900005452B1 (ko) | 마이크로 프로세서의 데이터 처리속도를 개선한 회로 | |
| KR910008821Y1 (ko) | 입력접점만을 가진 증설용 프로그램머블 로직 컨트롤러 | |
| JP2001034588A (ja) | データ処理装置 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPS6129906A (ja) | プログラマブルロジツクコントロ−ラ | |
| JPS62276655A (ja) | Ｄｍａ転送方式 | |
| JPH0784932A (ja) | データ転送制御装置及び方法 | |
| JPS60103451A (ja) | マイクロプログラム制御方式 |