JPS60103451A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS60103451A JPS60103451A JP58211232A JP21123283A JPS60103451A JP S60103451 A JPS60103451 A JP S60103451A JP 58211232 A JP58211232 A JP 58211232A JP 21123283 A JP21123283 A JP 21123283A JP S60103451 A JPS60103451 A JP S60103451A
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- JP
- Japan
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- stage
- control
- flow
- pipeline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、パイプライン処理を行う情報処理装置をマイ
クロプログラムで制御する方式に関する。
クロプログラムで制御する方式に関する。
（ｂｌ 技術の背景
マイクロプログラム制御で、パイプライン処理を行う情
報処理装置においては、１つの命令をマルチフローに展
開し、それぞれのフローを１つのマイクロ命令で処理す
る（具体的には、−マイクロ命令の各ビット群を、パイ
プラインの各ステージの制御に割り当てる）ように制御
されるのが一般的である。
報処理装置においては、１つの命令をマルチフローに展
開し、それぞれのフローを１つのマイクロ命令で処理す
る（具体的には、−マイクロ命令の各ビット群を、パイ
プラインの各ステージの制御に割り当てる）ように制御
されるのが一般的である。
一方、マイクロプログラム制御方式は、制御メモリより
マイクロ命令を読み出す必要があり、そのアクセスタイ
ムの時間的制約により、パイプラインの最初のステージ
（Ｄステージという）の制御には、マイクロプログラム
が使用されていないのが現状であった。
マイクロ命令を読み出す必要があり、そのアクセスタイ
ムの時間的制約により、パイプラインの最初のステージ
（Ｄステージという）の制御には、マイクロプログラム
が使用されていないのが現状であった。
その為、ハードウェア量が増加し、若し上記Ｄステージ
での機能変更があると、ハードウェアを変更する必要が
あり、マイクロプログラム制御の情報処理装置でありな
がら、機能変更に対するマイクロプログラム制御の柔軟
性を生かし切れない所があり、総てのステージでマイク
ロプログラム制御を行うことのできる方式が要望されＣ
いた。
での機能変更があると、ハードウェアを変更する必要が
あり、マイクロプログラム制御の情報処理装置でありな
がら、機能変更に対するマイクロプログラム制御の柔軟
性を生かし切れない所があり、総てのステージでマイク
ロプログラム制御を行うことのできる方式が要望されＣ
いた。
ｆｅ） 従来技術と問題点
従来の、パイプライン処理を行う情報処理装置を制御す
るマイクロプログラム制御方式は、制御メモリを読み出
す時間が長い為、パイプラインの最初のステージ（Ｄス
テージ）の制御には、タイミング的に間に合わず、この
ステージについてはハードウェアのデコード回路により
行うか、制御メモリを読み出す為のダミーサイクルを入
れる等の対処をしてきた。
るマイクロプログラム制御方式は、制御メモリを読み出
す時間が長い為、パイプラインの最初のステージ（Ｄス
テージ）の制御には、タイミング的に間に合わず、この
ステージについてはハードウェアのデコード回路により
行うか、制御メモリを読み出す為のダミーサイクルを入
れる等の対処をしてきた。
然し、ハードウェアによる制御では、柔軟且つきめ細か
い制御が困難であるという欠点を持ち、ダミーサイクル
を入れる方法は、命令の切れ目で、ダミーサイクルが処
理時間の表面に現れ、処理速度を遅くするという欠点が
あった。
い制御が困難であるという欠点を持ち、ダミーサイクル
を入れる方法は、命令の切れ目で、ダミーサイクルが処
理時間の表面に現れ、処理速度を遅くするという欠点が
あった。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、パイプラインの最初の
ステージの制御についても、マイクロプログラムで制御
する方法を提供することを１」的とするものである。
ステージの制御についても、マイクロプログラムで制御
する方法を提供することを１」的とするものである。
（ｅｌ 発明の構成
そしてこの目的は、本発明によれば、マイクロプログラ
ム制御により、１つの命令をマルチフローに展開して、
パイプラインで処理を行う情報処理装置において、マイ
クロ命令を上記パイプラインの最初のステージを制御す
る部分と、第２番目以降のステージを制御する部分とに
分り、上記最初のステージを制御する部分については、
一つ前のフローの第２番目以降のステージを制御する部
分と同時に読み出す方法を提供することによって達成さ
れ、パイプラインの最初のステージにもマイクロプログ
ラムによる制御を行うことができ、従来に比して柔軟性
のあるパイプライン処理を行う情報処理装置を構築する
ことができる利点がある。
ム制御により、１つの命令をマルチフローに展開して、
パイプラインで処理を行う情報処理装置において、マイ
クロ命令を上記パイプラインの最初のステージを制御す
る部分と、第２番目以降のステージを制御する部分とに
分り、上記最初のステージを制御する部分については、
一つ前のフローの第２番目以降のステージを制御する部
分と同時に読み出す方法を提供することによって達成さ
れ、パイプラインの最初のステージにもマイクロプログ
ラムによる制御を行うことができ、従来に比して柔軟性
のあるパイプライン処理を行う情報処理装置を構築する
ことができる利点がある。
（ｆｌ 発明の実施例
本発明の主旨を要約すると、本発明は、パイプラインの
最初のステージを制御するフィールドを、他のステージ
を制御するフィールドと分離し、１つ前のフローの第２
番目以降のステージを制御するフィールドを読み出すタ
イミングと、同時に読み出すことによって、パイプライ
ンの最初のステージの制御もマイクロプログラムで制御
できるようにしたものである。
最初のステージを制御するフィールドを、他のステージ
を制御するフィールドと分離し、１つ前のフローの第２
番目以降のステージを制御するフィールドを読み出すタ
イミングと、同時に読み出すことによって、パイプライ
ンの最初のステージの制御もマイクロプログラムで制御
できるようにしたものである。
、以下本発明の実施例を図面によって詳述する。
第１図は、本発明の詳細な説明する図であり、第２図は
、本発明を実施した場合の制御メモリの論理的構成を示
す図であり、第３図は本発明の一実施例をブロック図で
示す図である。
、本発明を実施した場合の制御メモリの論理的構成を示
す図であり、第３図は本発明の一実施例をブロック図で
示す図である。
第１図において、パイプラインの各ステージを、便宜的
にり、Ａ、Ｔ、 −・−と云う名前を（＝Ｊける。
にり、Ａ、Ｔ、 −・−と云う名前を（＝Ｊける。
そして、１つの命令が複数のフローに展開されて処理さ
れるものとする。
れるものとする。
本発明を実施した場合においても、命令の第１フローの
Ｄステージについては、制御メモリを読み出す時間がな
い為、ハードウェアによる制御を行う。
Ｄステージについては、制御メモリを読み出す時間がな
い為、ハードウェアによる制御を行う。
このＤステージにおいて、Ａステージ以降用制御メモリ
の第１フローに対応する部分（以下ＦＣ５という）と、
Ｄステージ用制御メモリ （以下ＮＤＣ５という）の読
み出しとを同時に行い、ＰＣ５から読み出されたマイク
ロ命令は、第１７０−のＡステ′−ジ以降の制御に使わ
れ、ＮＤＣ５から読み出されたマイクロ命令は、第２フ
ローのＤステージの制御に使われる。
の第１フローに対応する部分（以下ＦＣ５という）と、
Ｄステージ用制御メモリ （以下ＮＤＣ５という）の読
み出しとを同時に行い、ＰＣ５から読み出されたマイク
ロ命令は、第１７０−のＡステ′−ジ以降の制御に使わ
れ、ＮＤＣ５から読み出されたマイクロ命令は、第２フ
ローのＤステージの制御に使われる。
第２フローのＤステージでは、第２フローのＡステージ
以降の制御に使われるマイクロ命令の読み出しが、Ａス
テージ以降用制御メモリの第２フロー以降に対応する部
分（以下ＭＣＳという）から行われ、同時に上記ＮＤＣ
Ｓから第３フローのＤステージの制御に使われるマイク
ロ命令が読み出される。
以降の制御に使われるマイクロ命令の読み出しが、Ａス
テージ以降用制御メモリの第２フロー以降に対応する部
分（以下ＭＣＳという）から行われ、同時に上記ＮＤＣ
Ｓから第３フローのＤステージの制御に使われるマイク
ロ命令が読み出される。
上記のようにアクセスされる制御メモリの論理的な構成
と、同一タイミングで読み出されるフィールドの関係を
第２図に示している。
と、同一タイミングで読み出されるフィールドの関係を
第２図に示している。
この図において、Ｄ、Ａ、Ｔ、−一は各ステージを制御
するフィールドを示している。
するフィールドを示している。
又、点線で囲まれた部分（Ｎ［１ＣＳ）は、第１フロー
のＤステージがハードウェアで制御される為Ｇこ、対応
する部分にＮＤＣ３がないことを示している。
のＤステージがハードウェアで制御される為Ｇこ、対応
する部分にＮＤＣ３がないことを示している。
第２図から明らかなように、同一フｌコーのり。
Ａ、Ｔ、−−−−ステージを制御するマイクロ命令は、
ＮＤＣＳ、 ＭＣ５と分離されていても、論理的には同
一アドレスでアクセスできるようになっており、連結し
て１つのマイクロ命令（例えば■、■、■で示した連結
部分）を構成している。
ＮＤＣＳ、 ＭＣ５と分離されていても、論理的には同
一アドレスでアクセスできるようになっており、連結し
て１つのマイクロ命令（例えば■、■、■で示した連結
部分）を構成している。
然し、タイミング的に見ると、同一タイミングで、読み
出しに使われるアドレスは、ＮＤＣＳとＭＣ５とでは異
なっており、ＭＣ３で使われるアドレスは、ＮＤＣＳで
使われるアドレスが、１フロ一分遅延されて使われるよ
うに制御される。
出しに使われるアドレスは、ＮＤＣＳとＭＣ５とでは異
なっており、ＭＣ３で使われるアドレスは、ＮＤＣＳで
使われるアドレスが、１フロ一分遅延されて使われるよ
うに制御される。
同一タイミングで、読み出されるＮ１）Ｃ５とＦｅ３或
いはＭＣ３のマイクロ命令の例を斜線、塗りつぶし。
いはＭＣ３のマイクロ命令の例を斜線、塗りつぶし。
縦線で示しである。
上記機能を実現するのが、第３図のブロック図で示した
本発明の一実施例であって、■はセレクタ、２はＤステ
ージ用制御メモリ（ＮＤＣＳ） 、 ３ばＡステージ以
降用制御メモリ、 ３１はその第１フローに対応する部
分（Ｆｅ２ ’） 、 ３２は第２フロー以隨に対応す
る部分（ＭＣ３） 、 ４はラッチ、５１．５２はデコ
ーダ（ＩＩＥＧ ）である。
本発明の一実施例であって、■はセレクタ、２はＤステ
ージ用制御メモリ（ＮＤＣＳ） 、 ３ばＡステージ以
降用制御メモリ、 ３１はその第１フローに対応する部
分（Ｆｅ２ ’） 、 ３２は第２フロー以隨に対応す
る部分（ＭＣ３） 、 ４はラッチ、５１．５２はデコ
ーダ（ＩＩＥＧ ）である。
以下、第１図、第２図を参照しながら、本発明を実施し
た場合の制御メモリのアクセス方法を説明する。
た場合の制御メモリのアクセス方法を説明する。
今、命令レジスタ（図示・Ｕず）に実行すべき命令がセ
ットされると、該命令の第１フローのＤステージのタイ
ミングにおいて、その操作部（命令コード）によって、
Ｆｅ２３１がアクセスされ一ζ第１フローのＡステージ
以降の制御に使われるマイクロ命令が読み出されると同
時に、Ｎ１）Ｃ５２がセレクタ１を通してアクセスされ
て、第２フｌ」−のＩ〕ステージの制御に使われるマイ
クロ命令が読み出され、それぞれデコーダ（ＤＥＣ）
５２．５１によって、各ステージでの制御に使用される
制御信号を出力する。
ットされると、該命令の第１フローのＤステージのタイ
ミングにおいて、その操作部（命令コード）によって、
Ｆｅ２３１がアクセスされ一ζ第１フローのＡステージ
以降の制御に使われるマイクロ命令が読み出されると同
時に、Ｎ１）Ｃ５２がセレクタ１を通してアクセスされ
て、第２フｌ」−のＩ〕ステージの制御に使われるマイ
クロ命令が読み出され、それぞれデコーダ（ＤＥＣ）
５２．５１によって、各ステージでの制御に使用される
制御信号を出力する。
そして、上記アクセスに使用されたアドレスはラッチ４
に蓄積され、該命令の第２フ１」−〇〇ステージのタイ
ミングにおいて、ＭＣ５３２がアクセスされて第２フロ
ーのＡステージ以降の制御に使われるマイクロ命令が読
み出されると同時に、前局て読み出されている第１フロ
ーのＡステージ以降の制御に使われるマイクロ命令のア
ドレス部等を基にして、アドレス生成回路（図示せず）
によって生成された次のマイクロアドレスがセレクタ１
を通してＮＤＣＳ ２をアクセスし、次の第３フｌコー
のＤステージの制御に使われるマイクロ命令が読み出さ
れ、該アドレスがラッチ４に蓄積され次のフローのＤス
テージでＭＣ５３２をアクセスするように制御される。
に蓄積され、該命令の第２フ１」−〇〇ステージのタイ
ミングにおいて、ＭＣ５３２がアクセスされて第２フロ
ーのＡステージ以降の制御に使われるマイクロ命令が読
み出されると同時に、前局て読み出されている第１フロ
ーのＡステージ以降の制御に使われるマイクロ命令のア
ドレス部等を基にして、アドレス生成回路（図示せず）
によって生成された次のマイクロアドレスがセレクタ１
を通してＮＤＣＳ ２をアクセスし、次の第３フｌコー
のＤステージの制御に使われるマイクロ命令が読み出さ
れ、該アドレスがラッチ４に蓄積され次のフローのＤス
テージでＭＣ５３２をアクセスするように制御される。
以下同じようにして、各フローのＤステージにおいて、
ラッチ４に蓄積されているアドレスで、該フローのＡス
テージ以降用制御メモリ （ＭＣ５）３２をアクセスし
て、Ａステージ以降の制御に使われるマイクロ命令素読
み出すと同時に、アドレス生成回路の出力で、次のフロ
ーのＩ〕ステージ用制御メモリ （ＮＤＣＳ） ２をア
クセスして、該ステージあ制御に使われるマイクロ命令
を読み出すと共に、該アドレスをラッチ４に蓄積するこ
とを繰り返すように動作する。
ラッチ４に蓄積されているアドレスで、該フローのＡス
テージ以降用制御メモリ （ＭＣ５）３２をアクセスし
て、Ａステージ以降の制御に使われるマイクロ命令素読
み出すと同時に、アドレス生成回路の出力で、次のフロ
ーのＩ〕ステージ用制御メモリ （ＮＤＣＳ） ２をア
クセスして、該ステージあ制御に使われるマイクロ命令
を読み出すと共に、該アドレスをラッチ４に蓄積するこ
とを繰り返すように動作する。
以上の動作により、従来ハードウェアで制御を行ってい
たパイプラインの最初のＤステージにマイクロプログラ
ムによる制御方式を導入することができる。
たパイプラインの最初のＤステージにマイクロプログラ
ムによる制御方式を導入することができる。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明のマイクロプログ
ラム制御方式は、パイプラインの最初のステージ（Ｄス
テージ）を制御するフィールド（ＮＤＣＳ）を、他のス
テージ（Ａステージ以降）を制御するフィールド（Ｆｅ
２ 、 ＭＣ５）と分離し、１つ前のフローの第２番目
以降のステージ（へステージ以降）を制御するフィール
ドを読み出すタイミングと、同時に読み出すことによっ
”ζ、パイプラインの最初のステージの制御もマイクロ
プログラムで制御でき、パイプライン処理を行う情報処
理装置に対して、第１フローのＤステージ以外は、総て
マイクロ命令で制御できるので、機能変更に対して柔軟
に対処できる情報処理装置を構築できる効果がある。
ラム制御方式は、パイプラインの最初のステージ（Ｄス
テージ）を制御するフィールド（ＮＤＣＳ）を、他のス
テージ（Ａステージ以降）を制御するフィールド（Ｆｅ
２ 、 ＭＣ５）と分離し、１つ前のフローの第２番目
以降のステージ（へステージ以降）を制御するフィール
ドを読み出すタイミングと、同時に読み出すことによっ
”ζ、パイプラインの最初のステージの制御もマイクロ
プログラムで制御でき、パイプライン処理を行う情報処
理装置に対して、第１フローのＤステージ以外は、総て
マイクロ命令で制御できるので、機能変更に対して柔軟
に対処できる情報処理装置を構築できる効果がある。
第１図は、本発明の詳細な説明する図、第２図は、本発
明を実施した場合の制御メモリの論理的構成を示す図、
第３図は本発明の一実施例をプロ″ ツク図で示す図で
ある。 図面において、Ｄ、Ａ、”Ｉ゛、 −・−はバイブライ
ンの各ステージの名前、或いは制御メモリの上記各ステ
ージを制御するフィールド名、ｌはセレクタ、２はＤス
テージ用制御メモリ （Ｈｌ）Ｃ５） 、 ３はＡステ
ージ以降用制御メモリ、３１はその第１フローに対応す
る部分、３２はその第２フロー以降に対応する部分、４
はラッチ、 ５１．５２はデコーダ、をそれぞれ示ず。 １１！２１ 年 ３ 目 １）ＥＣ
明を実施した場合の制御メモリの論理的構成を示す図、
第３図は本発明の一実施例をプロ″ ツク図で示す図で
ある。 図面において、Ｄ、Ａ、”Ｉ゛、 −・−はバイブライ
ンの各ステージの名前、或いは制御メモリの上記各ステ
ージを制御するフィールド名、ｌはセレクタ、２はＤス
テージ用制御メモリ （Ｈｌ）Ｃ５） 、 ３はＡステ
ージ以降用制御メモリ、３１はその第１フローに対応す
る部分、３２はその第２フロー以降に対応する部分、４
はラッチ、 ５１．５２はデコーダ、をそれぞれ示ず。 １１！２１ 年 ３ 目 １）ＥＣ
Claims (1)
- マイクロプログラム制御により、１つの命令をマルチフ
ローに展開して、パイプラインで処理を行う情報処理装
置において、マイクロ命令を上記パイプラインの最初の
ステージを制御する部分と、第２番目以降のステージを
制御する部分とに分け、上記最初のステージを制御する
部分については、一つ前のフローの第２番目以降のステ
ージを制御する部分と同時に読み出すことにより、マイ
ク１コブログラムで制御される部分を拡張したことを特
徴とするマイクロプログラム制御方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211232A JPH0619709B2 (ja) | 1983-11-10 | 1983-11-10 | マイクロプログラム制御方式 |
| US06/758,664 US4812970A (en) | 1983-11-10 | 1984-11-08 | Microprogram control system |
| PCT/JP1984/000533 WO1985002278A1 (en) | 1983-11-10 | 1984-11-08 | Microprogram control method |
| AU36125/84A AU564552B2 (en) | 1983-11-10 | 1984-11-08 | Microprogram control method |
| DE8484904160T DE3481023D1 (de) | 1983-11-10 | 1984-11-08 | Vom mikroprogramm gesteuertes system. |
| EP84904160A EP0164418B1 (en) | 1983-11-10 | 1984-11-08 | Microprogram control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211232A JPH0619709B2 (ja) | 1983-11-10 | 1983-11-10 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103451A true JPS60103451A (ja) | 1985-06-07 |
| JPH0619709B2 JPH0619709B2 (ja) | 1994-03-16 |
Family
ID=16602470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211232A Expired - Lifetime JPH0619709B2 (ja) | 1983-11-10 | 1983-11-10 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619709B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068747A (ja) * | 1973-10-22 | 1975-06-09 | ||
| JPS5619152A (en) * | 1979-07-24 | 1981-02-23 | Fujitsu Ltd | Pipe-line processing system |
-
1983
- 1983-11-10 JP JP58211232A patent/JPH0619709B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068747A (ja) * | 1973-10-22 | 1975-06-09 | ||
| JPS5619152A (en) * | 1979-07-24 | 1981-02-23 | Fujitsu Ltd | Pipe-line processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0619709B2 (ja) | 1994-03-16 |
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