JPS6030872Y2 - 磁気バブル記憶装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、磁気バブル記憶装置に関し、特にメジャー・
マイナーループ構成をもつ磁気バブルメモリー内で書き
込み、読み出しが正しく行なわれない欠陥マイナー・ル
ープを避け、書き込み、読み出しが正常に行なわれるマ
イナー・ループのみを選択的に使用する目的で、欠陥マ
イナー・ループへの書き込み、および欠陥マイナー・ル
ープからの読み出し時に、磁気バブルメモリーへの入出
力信号をマスクする信号を発生する回路に関するもので
ある。

従来の欠陥マイナー・ループを処理する回路をもつ磁気
バブルメモリの具体例をあげて説明する。

第１図は従来の欠陥マイナー・ループ処理回路の第１の
例である。

この回路は、磁気バブルメモリ（メジャー・ループ、マ
イナー・ループ、検出器および発生消去回路を含む）１
と、磁気バブルメモリ１への入カデ〒りの遅延回路２と
、磁気バブルメモリ１からの出力データの遅延回路３と
、入力データの各遅延回路出力を切換えるマルチプレク
サ（たとえば複数のＡＮＤゲートおよびＯＲゲートで構
成される。

）４と、出力データの各遅延回路出力を切換えるマルチ
プレクサ（たとえば複数のＡＮＤゲートおよびＯＲゲー
トで構成される。

）５と、および２つのマルチプレクサ４，５を制御する
欠陥マイナーループ記憶回路６から構成されている。

この従来回路の動作を第２図を参照しながら説明する。

第２図では磁気バブルメモリ１がＮ個のマイナー・ルー
プより構成され、このうちｎ個（ｎ＜Ｎ）が欠陥ループ
である場合に、Ｎ−ｎ個の正常ループにすべて４１？′
のデータを書き込む場合を例として示しである。

磁気バブルメモリ１ヘデータを書込む場合、第２図ａが
入力データとして遅延回路２および入力マルチプレクサ
４に入ってくる。

第２図すは実際に磁気バブルメモリ１に書き込まれるデ
ータで、例えば、欠陥ループＮｏ。

３の位置で磁気バブルメモリ１にはデータ゛Ｏ”が書き
込まれるように、もとのデータ（第２図ａ）に対して、
１クロック周期分遅延されたものが示されている。

以下欠陥ループが１つあられれるごとに、さらに１クロ
ック同期分遅れたデータがバブルメモリに送られる。

入力マルチプレクサ４にはもとの入力データと１クロッ
ク周期遅延データ、２クロック周期遅延データ、・・・
・・・が入り、欠陥ループ記憶回路６の制御により、こ
れらの入力をきりかえるようになっている。

磁気バブルメモリ１からのデータ読み出しの場合、第２
図すが出力データとして遅延回路３および出力マルチプ
レクサ５に入る。

書き込み時と同様にしてｎ個の遅延回路３の出力が出力
マルチプレクサ５で選択されて、第２図Ｃのパルス列が
出力される。

以上従来回路では欠陥マイナーループの数だけの遅延回
路２，３および、これらの遅延回路出力を順次切換えて
いく入力用、出力用のマルチプレクサ４，５を必要とし
、複雑な回路となっていた。

第３図は従来の欠陥マイナー・ループ処理回路の別の例
である。

以下、第３図について説明する。

この回路は磁気バブルメモリ１と、入力用シフトレジス
タ７と、出力用シフトレジスタ８と、木カゲート９と、
出力ゲート１０と、欠陥ループ記憶回路６と、アントゲ
−）１１．１２より構成されている。

入出力シフトレジスタ７，８の長さはデータの入出力単
位（例えば１ワ一ド分）の長さをもっている。

データの書込みの場合、第２図の例ではａに示すデータ
が書込クロック２０により入力用シフトレジスタ７に入
力される。

入力用シフトレジスタ７を駆動するクロックは、読み出
しの時、欠陥ループ記憶回路６および読出クロック２１
により制御され、データは入力ゲート９を介して第２図
すの形となって磁気バブルメモリ１に送られる。

データ読み出しの場合、磁気バブルメモリ１より第２図
すの形のデータが出力されるが、出力用シフトレジスタ
８を駆動するクロックは、欠陥ループ記憶回路６および
書込クロック２３により制御され、欠陥ループに対応す
る出力が出力用シフトレジスタ８に入らないようにされ
ている。

読出クロック２２により出力用シフトレジスタ８からの
読み出しデータは第２図Ｃのようになっている。

この従来方式では欠陥ループ記憶回路６としてＦＲＯＭ
（プログラマブル・リード・オンリ・メモリ）が使われ
ていた。

ＦＲＯＭは現状では開発段階のものであり、信頼性の点
セ難点があり、特に宇宙搭載用機器として使用するには
問題があった。

本考案は、２つの従来回路のうちの第２の回路方式にお
いて、欠陥ループ記憶回路６のＦＲＯＭのかわりにディ
スクリート部品で構成することにより信頼性をあげ、一
方従来回路のうちの第１の回路方式よりも簡単化したも
のである。

第４図は本考案の欠陥ループ記憶回路の実施例で、３０
はマイナー・ループの番号を計数するカウンタ、３１は
カウンタ出力信号のたとえば下位４ビツトをうけ１帽の
出力に復号するデコーダ、３２はカウンタ出力信号のた
とえば上位４ビツトをうけｔｍの出力に復号するデコー
ダ、３３は２つのデコーダ３１．３２の論理和をとるア
ンド・ゲート、３４はこれらのアンド・ゲート３３のす
べての論理和をとるノアゲート、３５は欠陥マイナー・
ループの位置に応じてデコーダ出力とアンドゲート入力
を結ぶ配線である。

下位ビットのデコーダ３１の１６本の各出力ラインにＸ
＝１．２゜・・・・・・、１６の数値を、上位ビットの
デコーダ３２の１６本の各出力ラインにＹ＝０，１，２
・・・・・・、１５の数値をわり当て、各々１６本のメ
ライン、Ｙラインからそれぞれ１本ずつラインを選び１
つのアンドゲートに入力した場合、１６Ｙ十Ｘ番目のマ
イナーループの位置でオアゲート出力にパルスが発生す
る。

第４図では３番目、３旙目のマイナー・ループが欠陥ル
ープである場合が例として示されている。

第４図の実施例では、最大２５６のマイナーループをも
つ磁気バブルメモリについてのものであるが、カウンタ
３０のビット数をふやし、それに応じてデコーダ数また
はデコーダの替りにクロップ・フロップを追加すること
により、より大きなメモリーにも容易に拡張することが
できる。

以上説明したように、本考案による回路は信頼性の高い
部品により構成されているため、現在試験的に利用され
ているＦＲＯＭよりも確度が高く回路構成も簡単なため
、信頼性の要求される所、特に宇宙衛星搭載機器用とし
て利用することができる。

また欠陥ループの指定を配線により行なっているため、
欠陥ループの位置変更が生じても配線をかえるだけで容
易に修正することができるという利点をもっている。

【図面の簡単な説明】

第１図は従来の欠陥ループ処理回路の第１の例である。 第２図は第１図の回路の動作を示す。第３図は従来の欠
陥ループ処理回路第２の例である。 第４図は本考案における実施例の回路図を示す。 図において、１・・・・・・磁気バブルメモリ、２，３
・・・・・・遅延回路、４・・・・・・入力マルチプレ
クサ、５・・・・・・出力マルチプレクサ、６・・・・
・・欠陥ループ記憶回路、７・・・・・・入力シフトレ
ジスタ、８・・・・・・出力シフトレジスタ、９・・・
・・・入力アンドゲート、１０・・・・・・出力アンド
ゲート、１１，１２，３３・・・・・・アンドゲート、
３０・・・・・・カウンタ、３１，３２・・・・・・デ
ユーダ、３４・・・・・・ノアゲート、３５・・・・・
・欠陥ループ位置に応じた配線である。

Claims (1)

【実用新案登録請求の範囲】
1. 欠陥ループを含む磁気バブルメモリと、欠陥ループ記憶
   回路と、前記磁気バブルメモリの入力および出力にそれ
   ぞれ結合され、前記欠陥ループ記憶回路の出力により制
   御される入力および出力ゲートを有する磁気バブル記憶
   装置において、前記欠陥ループ記憶回路が、前記磁気バ
   ブルメモリの駆動用パルスを計数するカウンタと、前記
   カウンタの出力をデコードするデコーダと、前記欠陥ル
   ープの位置に応じて前記デコーダの出力が入力されるよ
   うに配線されたアンドゲートと、前記アンドゲートの出
   力のすべての論理和をとるオアゲートとにより構成され
   ていることを特徴とする磁気バブル記憶装置。