JPH024014B2 - - Google Patents
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- Publication number
- JPH024014B2 JPH024014B2 JP57102615A JP10261582A JPH024014B2 JP H024014 B2 JPH024014 B2 JP H024014B2 JP 57102615 A JP57102615 A JP 57102615A JP 10261582 A JP10261582 A JP 10261582A JP H024014 B2 JPH024014 B2 JP H024014B2
- Authority
- JP
- Japan
- Prior art keywords
- logic array
- array
- instruction
- bidirectional bus
- bus driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 17
- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 238000012546 transfer Methods 0.000 claims description 2
- 238000012360 testing method Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特にアンド・ア
レイ及びオア・アレイから成る論理アレイのテス
ト回路を備えた情報処理装置に関する。
レイ及びオア・アレイから成る論理アレイのテス
ト回路を備えた情報処理装置に関する。
よく知られているように、このような論理アレ
イはデジタル・コンピユータのインストラクシヨ
ン・デコーダ及び論理回路などに数多く使用され
ている。特にプログラム可能であれば、これは
PLA（Programmable Logic Array）と呼ばれ
ている。
イはデジタル・コンピユータのインストラクシヨ
ン・デコーダ及び論理回路などに数多く使用され
ている。特にプログラム可能であれば、これは
PLA（Programmable Logic Array）と呼ばれ
ている。
この論理アレイを第１図を参照して説明する
と、まず論理アレイはアンド・アレイ３−１及び
オア・アレイ３−２から成り、２進入力変数
（Ａ，，Ｂ，，Ｃ，）はアンド・アレイ３
−１の行線に印加され、その出力線はオア・アレ
イ３−２の入力線になつている。オア・アレイ３
−２の出力線は関数線と呼ばれ、２進入力変数の
積和形で表わされる。
と、まず論理アレイはアンド・アレイ３−１及び
オア・アレイ３−２から成り、２進入力変数
（Ａ，，Ｂ，，Ｃ，）はアンド・アレイ３
−１の行線に印加され、その出力線はオア・アレ
イ３−２の入力線になつている。オア・アレイ３
−２の出力線は関数線と呼ばれ、２進入力変数の
積和形で表わされる。
この論理アレイをコンピユータのインストラク
シヨン・デコーダに使用すれば、命令の２進操作
信号を論理アレイに入力し、特定の出力信号によ
りデータフローを制御することが可能である。
シヨン・デコーダに使用すれば、命令の２進操作
信号を論理アレイに入力し、特定の出力信号によ
りデータフローを制御することが可能である。
従来の使用方法について第２図を参照して説明
する。
する。
１は双方向性バスドライバー、２はインストラ
クシヨン・レジスタ、３は論理アレイ（３−１は
アンド・アレイ、３−２はオア・アレイ）、４は
命令実行部であり、ａは内部データバス、ｂは内
部データバスａと実行部４とも接続しているデー
タバス、ｃは外部メモリ、Ｉ／０を接続している
外部データバス、ｄはインストラクシヨン・レジ
スタ２進変数線、ｅは論理アレイ３の出力信号で
ある。
クシヨン・レジスタ、３は論理アレイ（３−１は
アンド・アレイ、３−２はオア・アレイ）、４は
命令実行部であり、ａは内部データバス、ｂは内
部データバスａと実行部４とも接続しているデー
タバス、ｃは外部メモリ、Ｉ／０を接続している
外部データバス、ｄはインストラクシヨン・レジ
スタ２進変数線、ｅは論理アレイ３の出力信号で
ある。
外部メモリの内容をインクリメントする命令を
例にして動作説明を行なう。
例にして動作説明を行なう。
まず第１のタイミングＴ１では外部メモリから
外部データバスｃ、双方向性バスドライバー１及
び内部データバスａを介して命令コードをインス
トラクシヨン・レジスタ２にフエツチする。次の
タイミングＴ２ではこの命令コードを論理アレイ
３にてデコードする。
外部データバスｃ、双方向性バスドライバー１及
び内部データバスａを介して命令コードをインス
トラクシヨン・レジスタ２にフエツチする。次の
タイミングＴ２ではこの命令コードを論理アレイ
３にてデコードする。
第３のタイミングＴ３では論理アレイ３の出力
信号ｅのうち特定の出力信号がアクテイブ状態に
なり、外部メモリから実行部４へデータが転送さ
れる。第４のタイミングＴ４は前記データを演算
器にてインクリメントする。最後のタイミングＴ
５は前記演算結果をデータバスｂ、内部データバ
スａ及び外部データバスｃを介して外部メモリに
格納される。この５つのタイミングにて外部メモ
リのインクリメント命令が終了し、次のＴ１タイ
ミングにて次の命令がフエツチされる。
信号ｅのうち特定の出力信号がアクテイブ状態に
なり、外部メモリから実行部４へデータが転送さ
れる。第４のタイミングＴ４は前記データを演算
器にてインクリメントする。最後のタイミングＴ
５は前記演算結果をデータバスｂ、内部データバ
スａ及び外部データバスｃを介して外部メモリに
格納される。この５つのタイミングにて外部メモ
リのインクリメント命令が終了し、次のＴ１タイ
ミングにて次の命令がフエツチされる。
以上述べたような従来の方法では論理アレイが
正常に動作しているか否かをテストするのには命
令を実行させ、その実行結果を調べることにより
テストするしか方法がない。この従来のテスト方
法では論理アレイを完全にテストするには命令の
組合せを色々変える必要があり、さらにその命令
が正常に実行し、その他のハードウエアに悪影響
を及ぼしていない事を確認するにはさらに多数の
命令を実行させて確認をしなければならない。
正常に動作しているか否かをテストするのには命
令を実行させ、その実行結果を調べることにより
テストするしか方法がない。この従来のテスト方
法では論理アレイを完全にテストするには命令の
組合せを色々変える必要があり、さらにその命令
が正常に実行し、その他のハードウエアに悪影響
を及ぼしていない事を確認するにはさらに多数の
命令を実行させて確認をしなければならない。
これを実施するには設計者が各種ハードウエア
を考慮して命令の順序及び組合せを考えてテスト
しなければならない。また、論理アレイの規摸が
大きくなるとこの順序及び組合せが非常に多くな
り、実行させる命令数及び時間が大幅に増大する
ので従来のテスト方法では論理アレイも完全にテ
ストすることは事実上不可能であつた。
を考慮して命令の順序及び組合せを考えてテスト
しなければならない。また、論理アレイの規摸が
大きくなるとこの順序及び組合せが非常に多くな
り、実行させる命令数及び時間が大幅に増大する
ので従来のテスト方法では論理アレイも完全にテ
ストすることは事実上不可能であつた。
本発明の目的は、論理アレイを組織的かつ完全
にテストすることを可能とするテスト回路を備え
た情報処理装置を供給することにある。
にテストすることを可能とするテスト回路を備え
た情報処理装置を供給することにある。
本発明による情報処理装置は、命令を実行する
命令実行部と、この実行部によつて制御される双
方向性バスドライバであつて前記実行部で処理す
べきデータあるいは前記実行部が処理したデータ
の外部装置との間の転送を行なう双方向性バスド
ライバと、アンドアレイおよびオアアレイを有し
供給されたデータにもとづき所定の論理処理を行
つて出力する論理アレイと、前記論理アレイの出
力情報を保持するラツチ回路と、前記実行部が命
令実行にもとづき前記双方向性バスドライバを使
用している期間以外のタイミングにて前記双方向
性バスドライバを活性化し前記ラツチ回路が保持
している情報を前記双方向性バスドライバを介し
て外部に出力する手段とを設けたことを特徴とす
る。
命令実行部と、この実行部によつて制御される双
方向性バスドライバであつて前記実行部で処理す
べきデータあるいは前記実行部が処理したデータ
の外部装置との間の転送を行なう双方向性バスド
ライバと、アンドアレイおよびオアアレイを有し
供給されたデータにもとづき所定の論理処理を行
つて出力する論理アレイと、前記論理アレイの出
力情報を保持するラツチ回路と、前記実行部が命
令実行にもとづき前記双方向性バスドライバを使
用している期間以外のタイミングにて前記双方向
性バスドライバを活性化し前記ラツチ回路が保持
している情報を前記双方向性バスドライバを介し
て外部に出力する手段とを設けたことを特徴とす
る。
好ましくは、前記ラツチ回路は、前記論理アレ
イの出力情報をビツト圧縮する手段と、ビツト圧
縮した情報を保持する手段とを有し、ビツト圧縮
された情報が前記双方向性バスドライバを介して
外部に出力される。
イの出力情報をビツト圧縮する手段と、ビツト圧
縮した情報を保持する手段とを有し、ビツト圧縮
された情報が前記双方向性バスドライバを介して
外部に出力される。
以下、第３図、第４図を参照しながら、本発明
の実施例について説明する。
の実施例について説明する。
第３図には本発明の実施例を示してあり、第２
図の従来の方法にトライステートのラツチドライ
バを追加したのみである。論理アレイ３の出力信
号ｅをトライステート・バツフア５を介して内部
データバスに供給できる構成になつている。
図の従来の方法にトライステートのラツチドライ
バを追加したのみである。論理アレイ３の出力信
号ｅをトライステート・バツフア５を介して内部
データバスに供給できる構成になつている。
第４図を参照して詳細な動作を従来例と同様に
外部メモリの内容をインクリメントする命令を用
いて説明する。
外部メモリの内容をインクリメントする命令を用
いて説明する。
タイミングＴ１は従来例と同じく外部メモリか
ら命令コードをリードし、外部データバスｃ、双
方向性バスドライバ１、内部データバスａを介し
てインストラクシヨン・レジスタに格納する。
ら命令コードをリードし、外部データバスｃ、双
方向性バスドライバ１、内部データバスａを介し
てインストラクシヨン・レジスタに格納する。
タイミングＴ２では従来例と同様にデコードを
実行すると同時に前命令のデコード結果（論理ア
レイの出力信号）をラツチドライバー５により内
部データバスａ、双方向性バスドライバ１を介し
て外部データバスｃに出力する。従来例ではこの
期間、内部データバスａ、外部データバスｃはハ
イインピーダンス状態にある。タイミングＴ３に
なると従来例と同様に外部メモリをアクセスし、
実行部へ格納すると同時に論理アレイの出力信号
をラツチドライバ５へラツチする。
実行すると同時に前命令のデコード結果（論理ア
レイの出力信号）をラツチドライバー５により内
部データバスａ、双方向性バスドライバ１を介し
て外部データバスｃに出力する。従来例ではこの
期間、内部データバスａ、外部データバスｃはハ
イインピーダンス状態にある。タイミングＴ３に
なると従来例と同様に外部メモリをアクセスし、
実行部へ格納すると同時に論理アレイの出力信号
をラツチドライバ５へラツチする。
タイミングＴ４，Ｔ５は従来例と同じく実行部
４でインクリメントしその結果を外部メモリへ格
納する。次のＴ１になると次の命令をフエツチ
レ、タイミングＴ２では前記Ｔ３でラツチドライ
バ５にラツチした論理アレイの出力信号を内部デ
ータバスａ、外部データバスｃに出力する。
４でインクリメントしその結果を外部メモリへ格
納する。次のＴ１になると次の命令をフエツチ
レ、タイミングＴ２では前記Ｔ３でラツチドライ
バ５にラツチした論理アレイの出力信号を内部デ
ータバスａ、外部データバスｃに出力する。
以上説明したように本発明によると従来使用し
ていないタイミングを用いて論理アレイの出力信
号を外部に出力することになり、論理アレイの出
力を容易にテストすることができる。
ていないタイミングを用いて論理アレイの出力信
号を外部に出力することになり、論理アレイの出
力を容易にテストすることができる。
すなわち論理アレイの入力線のすべての組合せ
を一通り入力することにより論理アレイを完全に
テストできる。３変数入力の場合は23＝８命令で
論理アレイが完全にテストできるので診断ルーチ
ンも容易に作成できる。
を一通り入力することにより論理アレイを完全に
テストできる。３変数入力の場合は23＝８命令で
論理アレイが完全にテストできるので診断ルーチ
ンも容易に作成できる。
またデータバスのビツト巾よりも論理アレイの
出力信号ｅの数が多い場合は前記信号ｅを適当な
論理回路によつてビツト数を圧縮してラツチドラ
イバ５に格納しタイミングＴ２にて外部へ出力す
る方法を取ることにより同様の効果が得られる。
例えば第５図に示す論理回路により４本の出力信
号を１本の信号に圧縮できる。６ａ，６ｂ，６ｃ
は排他的論理和ゲートで０１信号によりe1〜e4の
うちの１つの信号の故障は完全に検出できる。
出力信号ｅの数が多い場合は前記信号ｅを適当な
論理回路によつてビツト数を圧縮してラツチドラ
イバ５に格納しタイミングＴ２にて外部へ出力す
る方法を取ることにより同様の効果が得られる。
例えば第５図に示す論理回路により４本の出力信
号を１本の信号に圧縮できる。６ａ，６ｂ，６ｃ
は排他的論理和ゲートで０１信号によりe1〜e4の
うちの１つの信号の故障は完全に検出できる。
以上説明してきたように本発明によればわずか
のハードウエアで入出力端子を何ら追加せずに論
理アレイを容易に診断することが可能である。
のハードウエアで入出力端子を何ら追加せずに論
理アレイを容易に診断することが可能である。
第１図は論理アレイのブロツク図で、第２図は
論理アレイをインストラクシヨンデコーダに使用
した従来例で、第３図は本発明によるインストラ
クシヨンデコーダを使用した実施例のブロツク図
で、第４図は命令を実行する各タイミング図で、
第５図はビツト巾を圧縮する論理回路の実施例で
ある。 １……双方向性バスバツフア、２……インスト
ラクシヨンレジスタ、３……論理アレイ、４……
実行部、５……ラツチドライバ、３−１……アン
ドアレイ、３−２……オアアレイ、６ａ〜６ｃ…
…排他的論理和ゲート。
論理アレイをインストラクシヨンデコーダに使用
した従来例で、第３図は本発明によるインストラ
クシヨンデコーダを使用した実施例のブロツク図
で、第４図は命令を実行する各タイミング図で、
第５図はビツト巾を圧縮する論理回路の実施例で
ある。 １……双方向性バスバツフア、２……インスト
ラクシヨンレジスタ、３……論理アレイ、４……
実行部、５……ラツチドライバ、３−１……アン
ドアレイ、３−２……オアアレイ、６ａ〜６ｃ…
…排他的論理和ゲート。
Claims (1)
- 【特許請求の範囲】 １ 命令を実行する命令実行部と、この実行部に
よつて制御される双方向性バスドライバであつて
前記実行部で処理すべきデータあるいは前記実行
部が処理したデータの外部装置との間の転送を行
なう双方向性バスドライバと、アンドアレイおよ
びオアアレイを有し供給されたデータにもとづき
所定の論理処理を行つて出力する論理アレイとを
備えた情報処理装置において、前記論理アレイの
出力情報を保持するラツチ回路と、前記実行部が
命令実行にもとづき前記双方向性バスドライバを
使用している期間以外のタイミングにて前記双方
向性バスドライバを活性化し前記ラツチ回路が保
持している情報を前記双方向性バスドライバを介
して外部に出力する手段とを設けたことを特徴と
する情報処理装置。 ２ 前記ラツチ回路は、前記論理アレイの出力情
報をビツト圧縮する手段と、ビツト圧縮した情報
を保持する手段とを有し、ビツト圧縮された情報
が前記双方向性バスドライバを介して外部に出力
されることを特徴とする特許請求の範囲第１項記
載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102615A JPS58219829A (ja) | 1982-06-15 | 1982-06-15 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102615A JPS58219829A (ja) | 1982-06-15 | 1982-06-15 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219829A JPS58219829A (ja) | 1983-12-21 |
| JPH024014B2 true JPH024014B2 (ja) | 1990-01-25 |
Family
ID=14332146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102615A Granted JPS58219829A (ja) | 1982-06-15 | 1982-06-15 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219829A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069031B2 (ja) * | 1985-09-30 | 1994-02-02 | 日本電装株式会社 | マイクロプロセツサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734257A (en) * | 1980-08-05 | 1982-02-24 | Nec Corp | Integrated circuit device |
-
1982
- 1982-06-15 JP JP57102615A patent/JPS58219829A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5734257A (en) * | 1980-08-05 | 1982-02-24 | Nec Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219829A (ja) | 1983-12-21 |
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