JPS6321928B2 - - Google Patents
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- Publication number
- JPS6321928B2 JPS6321928B2 JP56009031A JP903181A JPS6321928B2 JP S6321928 B2 JPS6321928 B2 JP S6321928B2 JP 56009031 A JP56009031 A JP 56009031A JP 903181 A JP903181 A JP 903181A JP S6321928 B2 JPS6321928 B2 JP S6321928B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- circuit
- registers
- check
- des
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008014 freezing Effects 0.000 description 1
- 238000007710 freezing Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は、大規模進積論理素子(LSI)などに
おけるエラーチエツク方式に関する。
おけるエラーチエツク方式に関する。
最近のLSIの進歩は目覚しく、電子計算機など
の論理装置の回路の大部分をLSIによつて構成す
るようになつている。このようなLSIの論理設計
上の1つの問題として、通常論理の実装密度の上
昇に伴つて増加するエラーチエツク用論理のため
に消費されるゲート数を如何にして減らすかとい
う問題がある。例えば、LSIチツプ上のレジスタ
の内容についてパリテイチエツクを行なう場合、
従来は、チエツクの対象となるレジスタの個数に
ほぼ比例してチエツク用論理のためのゲートが増
加しており、改善を強く求められていた。この点
について、電子計算機のCPUチツプの場合につ
いて、説明する。
の論理装置の回路の大部分をLSIによつて構成す
るようになつている。このようなLSIの論理設計
上の1つの問題として、通常論理の実装密度の上
昇に伴つて増加するエラーチエツク用論理のため
に消費されるゲート数を如何にして減らすかとい
う問題がある。例えば、LSIチツプ上のレジスタ
の内容についてパリテイチエツクを行なう場合、
従来は、チエツクの対象となるレジスタの個数に
ほぼ比例してチエツク用論理のためのゲートが増
加しており、改善を強く求められていた。この点
について、電子計算機のCPUチツプの場合につ
いて、説明する。
第1図において、5〜7はそれぞれパリテイチ
エツクの必要なレジスタである。従来は、各レジ
スタ毎にパリテイチエツク回路8〜10とエラー
ラツチ回路14〜16を設けている。また、チエ
ツク結果を対応するエラーラツチ回路にラツチす
るためのゲート11〜13が各レジスタ対応に設
けられている。
エツクの必要なレジスタである。従来は、各レジ
スタ毎にパリテイチエツク回路8〜10とエラー
ラツチ回路14〜16を設けている。また、チエ
ツク結果を対応するエラーラツチ回路にラツチす
るためのゲート11〜13が各レジスタ対応に設
けられている。
レジスタ5がデステネーシヨン指定されて信号
DES=A−Pが出ると、タイミング信号Ti−P
でパリテイチエツク回路8の出力信号がゲート1
1を介してエラーラツチ回路14にラツチされ
る。同様に、レジスタ6,7についてもデステネ
ーシヨヨン指定信号DES=B−P、DES=N−
Pが出ると、タイミング信号Ti−P、Tj−Pで
それぞれエラーチエツクの結果が対応するエラー
ラツチ回路にラツチされる。
DES=A−Pが出ると、タイミング信号Ti−P
でパリテイチエツク回路8の出力信号がゲート1
1を介してエラーラツチ回路14にラツチされ
る。同様に、レジスタ6,7についてもデステネ
ーシヨヨン指定信号DES=B−P、DES=N−
Pが出ると、タイミング信号Ti−P、Tj−Pで
それぞれエラーチエツクの結果が対応するエラー
ラツチ回路にラツチされる。
ここで注目すべきは、チエツクのための回路で
消費するゲート数である。例えばECL系の3入
力NORゲートで各回路を構成すると、9ビツト
のパリテイチエツク回路は16ゲート、エラーラツ
チ回路は4ゲートを消費する。したがつて、9ビ
ツトからなるレジスタをチエツクするために消費
するゲート数は21ゲートに達する。一方、1バイ
ト(8ビツト+1ビツトパリテイ)のレジスタの
データラツチ回路部は36ゲートを消費する。この
ように、従来のエラーチエツク方式の場合、エラ
ーチエツクのために消費するゲート数は、全論理
ゲート数の相当の割合を占めてしまうことが分
る。
消費するゲート数である。例えばECL系の3入
力NORゲートで各回路を構成すると、9ビツト
のパリテイチエツク回路は16ゲート、エラーラツ
チ回路は4ゲートを消費する。したがつて、9ビ
ツトからなるレジスタをチエツクするために消費
するゲート数は21ゲートに達する。一方、1バイ
ト(8ビツト+1ビツトパリテイ)のレジスタの
データラツチ回路部は36ゲートを消費する。この
ように、従来のエラーチエツク方式の場合、エラ
ーチエツクのために消費するゲート数は、全論理
ゲート数の相当の割合を占めてしまうことが分
る。
本発明は、叙上の如き問題を改善するためのエ
ラーチエツク方式を提供することを目的とするも
のである。
ラーチエツク方式を提供することを目的とするも
のである。
しかして本発明によるエラーチエツク方式の特
徴は、エズーチエツクの対象となる複数のレジス
タの出力を共通の1つのエラーチエツク回路へセ
レクタ回路を介して選択的に入力するとともに、
該レジスタ群の中、エラーチエツクのタイミング
が同一でかつデータセツト条件が排反の1つ以上
のレジスタに対するエラーチエツク結果を共通の
1つのラツチ回路でラツチする点にある。
徴は、エズーチエツクの対象となる複数のレジス
タの出力を共通の1つのエラーチエツク回路へセ
レクタ回路を介して選択的に入力するとともに、
該レジスタ群の中、エラーチエツクのタイミング
が同一でかつデータセツト条件が排反の1つ以上
のレジスタに対するエラーチエツク結果を共通の
1つのラツチ回路でラツチする点にある。
第2図は、本発明を適用した処理装置の概略構
成を示す。25が中央処理ユニツト、26がサー
ビスプロセツサで、それぞれ1つまたはそれ以上
のLSIチツプによつて構成される。鎖線27で囲
んだ部分が、本発明を実施したエラーチエツク回
路部分である。
成を示す。25が中央処理ユニツト、26がサー
ビスプロセツサで、それぞれ1つまたはそれ以上
のLSIチツプによつて構成される。鎖線27で囲
んだ部分が、本発明を実施したエラーチエツク回
路部分である。
さて、中央処理ユニツト25において、制御メ
モリ20はマイクロプログラムを格納しており、
アドレスレジスタ21で指定されたアドレスから
制御語が読み出されてデータレジスタ22にセツ
トされる。デコーダ23は、データレジスタ22
の特定フイールドを解読して、各種の制御信号を
出力する。この制御信号の中には、A〜Dレジス
タ31〜34がデステネーシヨン指定された時に
出る信号DES=A−P、DES=B−P、DES=
C−P、DES=D−Pも含まれる。
モリ20はマイクロプログラムを格納しており、
アドレスレジスタ21で指定されたアドレスから
制御語が読み出されてデータレジスタ22にセツ
トされる。デコーダ23は、データレジスタ22
の特定フイールドを解読して、各種の制御信号を
出力する。この制御信号の中には、A〜Dレジス
タ31〜34がデステネーシヨン指定された時に
出る信号DES=A−P、DES=B−P、DES=
C−P、DES=D−Pも含まれる。
A、Bレジスタ31,32はエラーチエツクの
タイミング(Ti)が同一であるが、データセツト
のタイミングがマシンサイクル単位で排反であ
る。またC、Dレジスタ33,34はエラーチエ
ツクのタイミング(Tj)が同一であるが、デー
タセツトのタイミングがマシンサイクル単位で排
反である。なお、これらのレジスタのデータセツ
トのタイミング信号などは図中省略してある。
タイミング(Ti)が同一であるが、データセツト
のタイミングがマシンサイクル単位で排反であ
る。またC、Dレジスタ33,34はエラーチエ
ツクのタイミング(Tj)が同一であるが、デー
タセツトのタイミングがマシンサイクル単位で排
反である。なお、これらのレジスタのデータセツ
トのタイミング信号などは図中省略してある。
さて、A〜Dレジスタ31〜34の出力は全て
セレクタ回路35に入力される。このセレクタ回
路35は前記のデステネーシヨン指定信号DES
=A−P〜DES=D−Pも入力されており、デ
ステネーシヨン指定された1つのレジスタ31〜
34の出力を選択してパリテイチエツク回路36
へ伝達する。エラーラツチ回路37は、A、Bレ
ジスタ31,32のエラーチエツク結果のラツチ
に共用される。同様にエラーラツチ回路38は、
C、Dレジスタ33,34のエラーチエツク結果
のラツチに共用される。パリテイチエツク回路3
6の出力は、アンドゲート39,40を通じてエ
ラーラツチ回路37,38にそれぞれ入力され
る。アンドゲート39には、さらにデステネーシ
ヨン指定信号DES=A−P、DES=B−Pがオ
アゲート41を介して入力され、またエラーチエ
ツクのタイミング信号Ti−Pが入力される。他方
のアンドゲート40にはさらに、デステネーシヨ
ン指定信号DES=C−P、DES=D−Pがオア
ゲート42を介して入力され、またエラーチエツ
クのタイミング信号Tj−Pが入力される。
セレクタ回路35に入力される。このセレクタ回
路35は前記のデステネーシヨン指定信号DES
=A−P〜DES=D−Pも入力されており、デ
ステネーシヨン指定された1つのレジスタ31〜
34の出力を選択してパリテイチエツク回路36
へ伝達する。エラーラツチ回路37は、A、Bレ
ジスタ31,32のエラーチエツク結果のラツチ
に共用される。同様にエラーラツチ回路38は、
C、Dレジスタ33,34のエラーチエツク結果
のラツチに共用される。パリテイチエツク回路3
6の出力は、アンドゲート39,40を通じてエ
ラーラツチ回路37,38にそれぞれ入力され
る。アンドゲート39には、さらにデステネーシ
ヨン指定信号DES=A−P、DES=B−Pがオ
アゲート41を介して入力され、またエラーチエ
ツクのタイミング信号Ti−Pが入力される。他方
のアンドゲート40にはさらに、デステネーシヨ
ン指定信号DES=C−P、DES=D−Pがオア
ゲート42を介して入力され、またエラーチエツ
クのタイミング信号Tj−Pが入力される。
今、デコーダ23からデステネーシヨン指定信
号DES=A−Pが発生したとしよう。この信号
は所定のタイミング信号と論理積されて、Aレジ
スタ31のデータセツト・タイミングとなるが、
これは図中省略してある。DES=A−P信号の
発生により、セレクタ回路35はAレジスタ31
の出力を選択してパリテイチエツク回路36に入
力する。そして、エラーチエツク・タイミング信
号Ti−Pが発生すると、アンドゲート39を介し
てパリテイチエツク回路36の出力がエラーラツ
チ回路37に入力され、Aレジスタ31のパリテ
イチエツクの結果がラツチされる。
号DES=A−Pが発生したとしよう。この信号
は所定のタイミング信号と論理積されて、Aレジ
スタ31のデータセツト・タイミングとなるが、
これは図中省略してある。DES=A−P信号の
発生により、セレクタ回路35はAレジスタ31
の出力を選択してパリテイチエツク回路36に入
力する。そして、エラーチエツク・タイミング信
号Ti−Pが発生すると、アンドゲート39を介し
てパリテイチエツク回路36の出力がエラーラツ
チ回路37に入力され、Aレジスタ31のパリテ
イチエツクの結果がラツチされる。
DES=B−P〜DES=D−Pの信号が発生し
た場合も同様に考えればよいので、説明は省略す
る。
た場合も同様に考えればよいので、説明は省略す
る。
エラーラツチ回路37,38の出力信号ERi−
P,ERj−Pは凍結制御回路24に入力されてい
る。この凍結制御回路24は、信号ERi−P,
ERj−Pのいずれかが発生すると(パリテイエラ
ーが検出されると)データレジスタ22の内容を
保存し、サービスプロセツサ26によるエラー要
因の分析を可能とする。サービスプロセツサ26
は、ログアウトパス50〜52を通じてエラー情
報をログアウトし、エラー要因の分析を行なう。
P,ERj−Pは凍結制御回路24に入力されてい
る。この凍結制御回路24は、信号ERi−P,
ERj−Pのいずれかが発生すると(パリテイエラ
ーが検出されると)データレジスタ22の内容を
保存し、サービスプロセツサ26によるエラー要
因の分析を可能とする。サービスプロセツサ26
は、ログアウトパス50〜52を通じてエラー情
報をログアウトし、エラー要因の分析を行なう。
本発明のエラーチエツク方式は以上に説明した
ように、エラーチエツク回路やエラーラツチ回路
の数を減らすことができ、したがつてこれらの回
路に費やすゲート数を大幅に減らすことができ
る。
ように、エラーチエツク回路やエラーラツチ回路
の数を減らすことができ、したがつてこれらの回
路に費やすゲート数を大幅に減らすことができ
る。
第1図は従来のエラーチエツク方式のブロツク
図、第2図は本発明の一実施例を示すブロツク図
である。 20……制御メモリ、23……デコーダ、31
〜34……A〜Dレジスタ、35……セレクタ回
路、36……パリテイチエツク回路、37,38
……エラーラツチ回路、39,40……アンドゲ
ート、41,42……オアゲート。
図、第2図は本発明の一実施例を示すブロツク図
である。 20……制御メモリ、23……デコーダ、31
〜34……A〜Dレジスタ、35……セレクタ回
路、36……パリテイチエツク回路、37,38
……エラーラツチ回路、39,40……アンドゲ
ート、41,42……オアゲート。
Claims (1)
- 1 複数のレジスタの出力を共通の1つのエラー
チエツク回路にセレクタ回路を介して選択的に入
力し、該レジスタ群のうち、エラーチエツクのタ
イミングが同一でかつデータセツトのタイミング
が排反の1つ以上のレジスタに対する該エラーチ
エツク回路のチエツク出力は共通の1つのラツチ
回路でラツチすることを特徴とするエラーチエツ
ク方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56009031A JPS57123461A (en) | 1981-01-26 | 1981-01-26 | Error checking system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56009031A JPS57123461A (en) | 1981-01-26 | 1981-01-26 | Error checking system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57123461A JPS57123461A (en) | 1982-07-31 |
JPS6321928B2 true JPS6321928B2 (ja) | 1988-05-10 |
Family
ID=11709278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56009031A Granted JPS57123461A (en) | 1981-01-26 | 1981-01-26 | Error checking system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57123461A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61109154A (ja) * | 1984-11-01 | 1986-05-27 | Fujitsu Ltd | 固定デ−タ・レジスタのエラ−検出方式 |
JPH0642209B2 (ja) * | 1986-07-26 | 1994-06-01 | 日本電気株式会社 | 情報処理装置 |
-
1981
- 1981-01-26 JP JP56009031A patent/JPS57123461A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS57123461A (en) | 1982-07-31 |
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