KR100732738B1 - 데이터 패쓰 압축 모드의 오류 판정 회로 - Google Patents

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Abstract

본 발명은 웨이퍼 상태에서 DRAM을 테스트할 때, 먹스와 래치를 추가하여 오류 판정에 정확성을 높여 데이터 입출력시 일어나는 오전송 문제를 해결한 데이터 패쓰 압축 모드의 오류 판정 회로에 관한 것으로, 데이터 패쓰 압축 모드의 웨이퍼 레벨 테스트 장치에 있어서, 라이트 동작시의 데이터를 임시 저장하고 이를 이용하여 MUX 선택 신호를 출력하는 래치부와, 리드시의 n비트의 글로벌 입출력 데이터를 AND 연산하는 제 1 논리 연산부와, 상기 n 비트의 글로벌 입출력 데이터를 각각의 비트 단위로 반전 출력하는 n개의 인버터들과, 상기 반전된 글로벌 입출력 데이터를 AND 연산하는 제 2 논리 연산부와, 상기 제 1, 2 논리 연산부의 출력 신호를 입력으로 하고 상기 MUX 선택 신호에 의해 오류 판정 신호를 출력하는 멀티플렉서(MUX)를 포함하는 것을 특징으로 한다.
DQ compression

Description

데이터 패쓰 압축 모드의 오류 판정 회로{Circuit for Appreciating fail of DQ Compression mode}
도 1은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 회로도
도 2는 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 블럭도
도 3은 도 2의 래치부를 나타낸 회로도
도 4는 도 2의 먹스부를 나타낸 회로도
도면의 주요 부분에 대한 부호 설명
100 : 래치부 200 : 먹스부
21, 26 : 앤드 게이트 22∼25, 32, 41 : 인버터
31, 42∼44 : 낸드 게이트
본 발명은 반도체 기억 소자 소자에 관한 것으로 특히, 웨이퍼 상태에서 DRAM을 테스트할 때, 먹스와 래치를 추가하여 오류 판정에 정확성을 높여 데이터 입출력시 일어나는 오전송 문제를 해결한 데이터 패쓰 압축 모드(DQ compression mode)의 오류 판정 회로에 관한 것이다.
데이터 패쓰(DQ)는 반도체 장치, 특히 반도체 기억 소자 장치의 외부로부터 데이터가 입력되고, 반도체 기억 소자 장치의 외부로 데이터가 출력되는 패쓰를 의미하며 일반적으로 데이터 입출력 핀(또는 입출력 패드)을 의미한다.
근래의 반도체 기억 소자 장치에서는 데이터 패쓰(DQ) 수가 점점 증가함으로써 데이터 전달 속도, 즉 대역폭(Bandwidth)이 증가되고 있다. 이에 따라 데이터 패쓰(DQ) 수가 한 개인 X1 제품은 사라지고 X4 및 X8 제품이 주종을 이루고 있으며, 근래에는 바이트 와이드(Byte wide) 제품인 X16 제품도 널리 사용되고 있다.
그런데, 데이터 패쓰(DQ) 수는 동시에 테스트할 수 있는 기억 소자 장치의 수와 상관 관계가 있다. 즉, 동시에 테스트할 수 있는 기억 소자 장치의 수는 데이터 패쓰(DQ)의 수에 반비례하게 된다. 결국 데이터 패쓰(DQ) 수가 많으면 동시에 테스트할 수 있는 반도체 기억 소자 장치의 수가 감소되어 테스트 시간이 증가하게 된다.
따라서 동시에 테스트할 수 있는 기억 소자 장치의 수를 증가시키기 위해, 예컨대 X16의 제품을 X4로 테스트하는 감소된 DQ 스킴(Reduced DQ Scheme)이 사용되거나 또는 몇 개의 데이터 패쓰(DQ)를 비교하여 하나의 데이터 패쓰(DQ)로 할당하는 병합된 DQ 스킴(Merged DQ Scheme)이 사용되고 있다.
그러나 상기 감소된 DQ 스킴(reduced DQ scheme)의 경우에는 칩 내에 X4 및 X16이 본딩 옵션(bonding option)에 의해 선택될 수 있도록 설계되어야 하고, 상기 병합된 DQ 스킴의 경우에는 칩 내에 여러 개의 DQ를 비교하는 비교회로가 추가되어야 하며, 또한 병합되는 DQ 수가 증가할수록 비교 회로가 더욱 복잡해지는 어려움 이 있다.
특히, 근래에 대용량의 기억 소자와 로직이 하나의 칩에 병합되는 MML(Merged Memory with Logic)에서와 같이 아주 많은 입출력 데이터 패쓰(DQ)들을 갖는 반도체 장치의 경우, 동시에 여러 개 테스트하기 위해서는 테스트 시 데이터 패쓰(DQ) 수를 효율적으로 줄이는 방법이 매우 중요하다.
데이터 패쓰 압축 모드(DQ Compression mode)는 웨이퍼 상태에서 칩을 테스트 할 때 사용되는 테스트 모드이다. 일반적인 데이터 패쓰 압축 모드에서는 4개의 데이터 핀에 동일 데이터가 리드(read)/ 라이트(write)된다. 이 방법을 사용하면 테스트에 소요되는 시간과 비용을 약 1/4의 수준으로 줄일 수 있다. 즉, 4개의 동일 데이터에 대응하여 한 번의 리드(read)/라이트(write) 과정을 수행한다.
예를 들어, 웨이퍼 상태에서 DRAM의 리드(read)/라이트(write)를 테스트하는 장비의 핀이 8개라고 가정한다. 테스트하고자 하는 DRAM이 X8이면 8개의 데이터 핀을 검침해야 하므로, 데이터 패쓰 압축을 행하게 되면, 한 번에 똑같은 데이터가 4개의 핀에 read/write 되므로 2개의 데이터 핀만 검침하면 된다.
따라서, 한꺼번에 4개의 입출력되는 데이터(component)를 테스트할 수 있으며, 그 결과 웨이퍼 한 장을 테스트하는 데 필요한 시간과 비용을 1/4 수준으로 줄일 수 있는 것이다.
이러한 데이터 패쓰 압축 모드는 동일 데이터에 대한 작업이므로, 4개의 데이터가 동일하지 않을 경우, 즉, 4개 중 하나의 데이터라도 다를 때 이를 오류로 판정하는 작업이 필요하다. 따라서, 오류 판정 회로가 추가되는 데, 이러한 데이터 패쓰 압축 모드의 오류 판정 회로는 다음과 같다.
도 1은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 회로도이다.
도 1과 같이, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 글로벌 입출력 데이터 gio<0>∼gio<3>를 논리 연산하는 제 1 앤드 게이트(15)와, 상기 글로벌 입출력 데이터 gio<0>∼gio<3>를 반전하여 giob<0>∼giob<3>를 출력하는 제 1, 제 2, 제 3, 제 4 인버터(11, 12, 13, 14)와, 상기 giob<0>∼giob<3>를 논리 연산하는 제 2 앤드 게이트(16)와, 상기 제 1, 제 2 앤드 게이트(15, 16)를 논리 연산하는 제 2 오아 게이트(17)로 구성되어 있다.
종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 데이터 패쓰(DQ)로 들어온 신호, 즉, 글로벌 입출력 데이터(gio<0>∼gio<3>)를 서로 비교하여 서로의 값이 같은지, 아닌지를 검사하여 같지 않을 경우, 이를 오류로 판정하는 회로이다.
예를 들어, 글로벌 입출력 데이터(gio<0>∼gio<3>) 중 3개는 "high"값을 갖고, 1개는 "low" 값을 가질 때는, 상기 제 1 앤드 게이트(15) 및 제 2 앤드 게이트(16)의 출력은 "low"로 검출되어 이를 논리 연산한 오아 게이트(17)의 출력은 "low"로 된다. 즉, 오류(fail)로 판정되는 것이다.
반면, 정상적으로 글로벌 입출력 데이터(gio<0>∼gio<3>)의 값이 동일하게 들어왔을 때, 즉, "high" 또는 "low"로 동일하게 입력될 때는 상기 제 1 앤드 게이트(15) 또는 제 2 앤드 게이트(16)의 출력이 "high"로, 나머지 하나는 "low"로 되어, 상기 제 1, 제 2 앤드 게이트(15, 16)를 논리 연산한 오아 게이트(17)의 출력 은 "high"로 된다. 즉, 패스(pass) 판정되는 것이다.
그러나, 상기와 같은 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 다음과 같은 문제점이 있다.
즉, 종래에 사용하고 있는 데이터 패쓰 압축 모드의 오류 판정 회로는 4개의 글로벌 입출력 데이터(gio<0>∼gio<3>)가 동시에 천이(transition)하여 리드(read)시의 데이터가 처음 라이트(write)한 데이터와 바뀌는 경우, 이를 오류로 판정하지 못하는 단점이 있다.
일반적으로 라이트(write)된 데이터는 버퍼 및 제어 회로를 거쳐 리드 데이터로 처리되는 데, 이 과정에서 데이터 천이가 발생할 수 있다.
예를 들면, 4개의 글로벌 입출력 데이터(gio<0>∼gio<3>)를 모두 "low"로 라이트(write) 했을 경우, 정상 동작일 때 이를 논리 연산한 제 1 앤드 게이트의 출력은 "low"이고, 상기 글로벌 입출력 데이터의 반전 신호(giob<0>∼giob<3>)는 "high"로 이를 논리 연산한 제 2 앤드 게이트의 출력은 "high"가 된다.
그러나, 상기 라이트된 데이터가 모두 천이하는 경우, 글로벌 입출력 데이터gio<0>∼gio<3>는 에 "high"가 입력되게 되고, 이를 논리 연산한 제 1 앤드 게이트의 출력은 "high", 글로벌 입출력 데이터의 반전신호 giob<0>∼giob<3>는 "low"가 되며, 이를 논리 연산한 제 2 앤드 게이트의 출력은 "low"로 전체 데이터 패쓰 압축 모드의 오류 판정 회로의 출력은 "high"로 된다. 즉, 오류(fail) 판정 없이 패스(pass) 되는 것이다.
즉, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로는 글로벌 입출력 데이터의 동일 여부만 판단하였기 때문에 상기와 같은 문제점이 발생하였다. 따라서, 데이터 천이가 4개의 데이터에 동시 발생할 경우, 이를 오류로 판단할 회로가 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 웨이퍼 상태에서 DRAM을 테스트할 때, 먹스와 래치를 추가하여 오류 판정에 정확성을 높여 데이터 입출력시 일어나는 오전송 문제를 해결한 데이터 패쓰 압축 모드의 오류 판정 회로를 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는, 데이터 패쓰 압축 모드의 웨이퍼 레벨 테스트 장치에 있어서, 라이트 동작시의 데이터를 임시 저장하고 이를 이용하여 MUX 선택 신호를 출력하는 래치부와, 리드시의 n비트의 글로벌 입출력 데이터를 AND 연산하는 제 1 논리 연산부와, 상기 n 비트의 글로벌 입출력 데이터를 각각의 비트 단위로 반전 출력하는 n개의 인버터들과, 상기 반전된 글로벌 입출력 데이터를 AND 연산하는 제 2 논리 연산부와, 상기 제 1, 2 논리 연산부의 출력 신호를 입력으로 하고 상기 MUX 선택 신호에 의해 오류 판정 신호를 출력하는 멀티플렉서(MUX)를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로를 나타낸 블록도이다.
도 2는 글로벌 입출력 데이터 gio<0>∼gio<3>를 논리 연산하는 제 1 앤드 게이트(21)와, 상기 gio<0>∼gio<3>를 반전시키는 인버터(22, 23, 24, 25)들과, 상기 인버터(22, 23, 24, 25)의 출력인 giob<0>∼giob<3>를 논리 연산하는 제 2 앤드 게이트(26)와, 라이트된 신호를 유지하는 래치부(100)와, 상기 래치부(100)의 출력에 응답하여 상기 제 1, 제 2 앤드 게이트(21, 26)의 출력을 받아 오류 판정 신호를 출력하는 멀티플렉서(200)로 이루어져 있다.
본 발명의 데이터 압축 모드의 오류 판정 회로는 종래의 데이터 압축 모드의 오류 판정 회로에서 제 1, 제 2 앤드 게이트(21, 26)의 출력을 논리 연산하여 오류 판정 신호를 출력하는 오아 게이트(27) 부분을 변경한 것으로, 상기 제 1, 제 2 앤드 게이트(21, 26)의 출력까지는 종래와 같은 결과로 나오게 된다.
먼저, 글로벌 입출력 데이터 gio<0>∼gio<3>가 모두 동일한 경우를 살펴보면, 제 1 앤드 게이트(21) 또는 제 2 앤드 게이트(26) 어느 하나의 출력이 "high"로, 나머지 하나는 "low"로 나오게 된다.
또한, 동일하지 않은 경우를 살펴보면, 상기 제 1, 제 2 앤드 게이트(21, 26)의 결과는 모두 "low"로 출력된다.
따라서, 데이터 패쓰 압축 모드의 오류 판정 회로의 결과는 이러한 제 1, 제 2 앤드 게이트(21, 26)의 출력 신호를 선택하는 멀티플렉서(200)와, 상기 멀티플렉서(200)가 출력 신호를 선택하도록 소정 신호를 인가하는 래치부(100)의 동작에 따라 달라지는 것이다. 상기 멀티플렉서(200)와 상기 래치부(100)의 구성과 동작을 설명하면 다음과 같다.
상기에서 기술한 멀티플렉서(200)와 래치부(100)의 구성과 동작을 설명하면 다음과 같다.
도 3은 도 2의 래치부를 나타낸 회로도이다.
도 3과 같이, 도 2의 래치부(100)는 래치 인에이블 신호(LE)와 외부로부터 인가되는 라이트 신호(W)를 논리 연산하는 제 1 낸드 게이트(31)와, 상기 제 1 낸드 게이트(31)의 출력 값을 반전시켜 상기 제 1 낸드 게이트(31)의 입력단으로 피드백(feedback)시키는 제 1 인버터(32)를 포함하여 구성된다.
상기 래치부에서는 테스트 모드에서만 래치 회로를 구동시키기 위한 래치 인에이블 신호(LE)와, 이후의 리드 시 입력 값과 비교하기 위한 라이트 신호(W)를 입력으로 한다. 또한, 상기 제 1 낸드 게이트(31) 입력단에, 상기 입력 신호(LE, W)들을 논리 연산한 상기 제 1 낸드 게이트(31)의 출력(Sel)을 반전시킨 신호를 다시 피드백(feedback)시킴으로써, 라이트 신호(W)가 유지될 수 있도록 한다.
즉, 상기 라이트 신호(W)가 인입될 때마다, 상기 래치 인에이블 신호(LE)가 "high"로 변경함으로써 상기 래치부를 구동시킨다.
상기 라이트 신호(W)가 변경되면, 상기 제 1 낸드 게이트(31)의 출력(Sel)은 변경되고, 다시 새로운 라이트 신호 인가시까지 입력된 라이트 신호(W)를 유지한다. 이 때, 먼저 입력된 라이트 신호(W)를 유지하는 것은 상기 래치부의 출력(Sel)이 아니라, 이를 제 1 인버터(32)를 통해 반전시켜 출력한 신호, 즉, 피드백(feedback)되는 신호이다.
여기서 상기 래치부의 출력(Sel)은 상기 멀티플렉서로 인가되어 멀티플렉서 의 출력 신호를 조절한다. 즉, MUX 선택 신호로 동작한다.
상기 기술한 바와 같이, 래치 동작을 하여 계속적으로 입력되는 라이트 신호와, 이를 래치부를 통해 유지시킨 값과의 비교를 실시하는 것이 상기 래치부의 기능이다. 이러한 MUX 선택 신호(Sel)는 멀티플렉서의 신호로 인가되어 전체 회로의 출력에 영향을 끼치게 된다.
도 4는 도 2의 멀티플렉서를 나타낸 회로도이다.
도 4와 같이, 도 2의 멀티플렉서(MUX)(200)는 상기 래치부(100)의 출력단을 통해 인가되는 MUX 선택 신호(Sel)를 반전시키는 제 2 인버터(41)와, 상기 제 2 앤드 게이트의 출력(b)과 상기 실렉트 신호(Sel)를 논리 연산하는 제 2 낸드 게이트(42)와, 상기 제 1 앤드 게이트의 출력(a)과 상기 제 2 인버터(41)의 출력을 논리 연산하는 제 3 낸드 게이트(43)와, 상기 제 2, 제 3 낸드 게이트(42, 43)의 출력을 논리 연산하여 데이터 패쓰 압축 모드의 오류 판단 신호를 출력하는 제 4 낸드 게이트(44)를 포함하여 구성된다.
도 4와 같이, 도 2의 제 2 앤드 게이트(26)의 출력(b)과 제 1 앤드 게이트(21)의 출력(a)은 멀티플렉서(MUX)에 인가되어 다음과 같이 동작한다.
먼저, 글로벌 입출력 데이터 gio<0>∼gio<3> 이 동일하지 않은 경우, 상기 제 1 앤드 게이트의 출력(a)과 제 2 앤드 게이트의 출력(b) 모두 "low"로 출력된다.
따라서, 상기 제 1, 제 2 앤드 게이트의 출력(a, b)과, 제 1 앤드 게이트의 출력을 반전시킨 신호(/a)와, 상기 MUX 선택 신호(Sel)를 입력으로 하는 상기 멀티 플렉서(MUX)의 제 2 낸드 게이트, 제 3 낸드 게이트(42, 43)의 출력은 "high", 상기 제 2, 제 3 낸드 게이트를 논리 연산한 제 4 낸드 게이트(44)의 출력은 "low"로, 래치부의 출력 값과 관계없이 전체 회로의 출력(Com)은 "low"가 된다. 즉, 오류(fail)로 판정되는 것이다.
다음, 상기 글로벌 입출력 데이터 gio<0>∼gio<3>이 동일한 경우, 즉, gio<0>∼gio<3>이 모두 "high"일 경우를 예로 들면, 정상 동작의 경우, 상기 제 1 앤드 게이트는 "high", 상기 제 2 앤드 게이트는 "low"를 출력한다.
정상 동작의 경우 상기 라이트 신호(W)가 "high"로, 래치부의 출력 신호(Sel)는 "low"가 된다. 따라서, 이 때 멀티플렉서의 입력 a(상기 제 1 앤드 게이트의 출력)는 "high", b(상기 제 2 앤드 게이트의 출력)는 "low", Sel은 "low"이므로, 상기 제 2 낸드 게이트(42)의 출력은 "high", 상기 제 3 낸드 게이트(43)의 출력은 "low"로 된다. 결국 전체 회로의 출력(Com)은, 상기 제 2, 제 3 낸드 게이트의 출력은 논리 연산한 제 4 낸드 게이트의 출력이므로, "high"가 된다. 즉, 오류 판정 없이 패스(pass)되는 것이다.
반면, 정상 동작이 아닐 경우, 예를 들어 상기 라이트 신호(W)가 "high"로 들어오는 데, 데이터 천이를 일으켜 상기 글로벌 입출력 데이터 gio<0>∼gio<3>가 전부 "low"로 변경되었을 때, 상기의 결과와 달리 다음과 같은 과정을 걸쳐 출력이 나오게 된다.
즉, 멀티플렉서의 입력 a(제 1 앤드 게이트의 출력)는 "low", b(제 2 앤드 게이트의 출력)는 "high", 상기 먹스 선택 신호(Sel)는 "low"가 된다. 그 결과 상 기 제 2 낸드 게이트의 출력은 "high", 상기 제 3 낸드 게이트의 출력 또한 "high"가 된다. 따라서, 상기 제 4 낸드 게이트의 출력(Com)은 "low"가 된다. 즉, 오류(fail)로 판정되는 것이다.
즉, 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는 동일 데이터가 인가되지 않는 경우 및 데이터 천이가 전 데이터 패쓰에서 동시에 발생했을 때의 오류 등, 데이터 패쓰(DQ) 압축을 행하면서 발생할 수 있는 여러 가지 오류를 검증하여 이를 웨이퍼 단계에서 판단하여 테스트의 신뢰도를 증가시키는 회로이다.
상기와 같은 본 발명의 데이터 패쓰 압축 모드의 오류 판정 회로는 다음과 같은 효과가 있다.
첫째, 종래의 데이터 패쓰 압축 모드의 오류 판정 회로의 출력단을 먹스로 변경하고, 오류 판정을 함에 있어 먼저 라이트된 신호와 비교할 수 있도록 래치 회로를 추가하여, 동일하지 않은 데이터 전송으로 인한 오류는 물론, 칩 내 데이터 천이로 인한 오류 또한 감정할 수 있다.
둘째, 웨이퍼 상태의 테스트만으로 DRAM의 리드/라이트의 정상 동작 여부를 예측할 수 있다. 즉, 패키지 상태에서 데이터 패쓰 압축 모드가 오류 동작시 동일한 테스트를 다시 수행하는 번거로움을 줄일 수 있다. 따라서, 테스트 시간을 단축시킬 수 있으며, 테스트 비용 또한 줄일 수 있는 장점이 있다.

Claims (3)

  1. 데이터 패쓰 압축 모드의 웨이퍼 레벨 테스트 장치에 있어서,
    라이트 동작시의 데이터를 임시 저장하고 이를 이용하여 MUX 선택 신호를 출력하는 래치부;
    리드시의 n비트의 글로벌 입출력 데이터를 AND 연산하는 제 1 논리 연산부;
    상기 n 비트의 글로벌 입출력 데이터를 각각의 비트 단위로 반전 출력하는 n개의 인버터들;
    상기 반전된 글로벌 입출력 데이터를 AND 연산하는 제 2 논리 연산부;
    상기 제 1, 2 논리 연산부의 출력 신호를 입력으로 하고 상기 MUX 선택 신호에 의해 오류 판정 신호를 출력하는 멀티플렉서(MUX)를 포함하는 것을 특징으로 하는 데이터 패스 압축 모드의 오류 판정 회로.
  2. 제 1항에 있어서, 상기 래치부는,
    외부에서 인가되는 래치 인에이블 신호와 라이트 신호를,
    논리 연산하여 MUX 선택 신호를 출력하는 제 1 낸드 게이트와,
    상기 MUX 선택 신호를 반전시켜 상기 제 1 낸드 게이트의 입력단으로 피드백시키는 제 1 인버터를 포함하여 구성됨을 특징으로 하는 데이터 패쓰 압축 모드의 오류 판정 회로.
  3. 제 1항에 있어, 상기 멀티플렉서는,
    상기 래치부의 출력인 MUX 선택 신호를 반전시키는 제 2 인버터와,
    상기 제 2 논리 연산부의 출력과 상기 MUX 선택 신호를 논리 연산하는 제 2 낸드 게이트와,
    상기 제 1 논리 연산부의 출력과 상기 제 2 인버터의 출력을 논리 연산하는 제 3 낸드 게이트와,
    상기 제 2, 제 3 낸드 게이트의 출력을 논리 연산하여 오류 판정 신호를 출력하는 제 4 낸드 게이트를 포함하여 구성됨을 특징으로 하는 데이터 패쓰 압축 모드의 오류 판정 회로.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH06275100A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 半導体記憶装置
US5912901A (en) * 1995-09-18 1999-06-15 International Business Machines Corporation Method and built-in self-test apparatus for testing an integrated circuit which capture failure information for a selected failure
KR19990049365A (ko) * 1997-12-12 1999-07-05 윤종용 직접 액세스 모드 테스트를 위한 반도체 메모리장치 및 그테스트 방법
KR20000042476A (ko) * 1998-12-24 2000-07-15 김영환 멀티비트 데이터 테스트 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06275100A (ja) * 1993-03-19 1994-09-30 Fujitsu Ltd 半導体記憶装置
US5912901A (en) * 1995-09-18 1999-06-15 International Business Machines Corporation Method and built-in self-test apparatus for testing an integrated circuit which capture failure information for a selected failure
KR19990049365A (ko) * 1997-12-12 1999-07-05 윤종용 직접 액세스 모드 테스트를 위한 반도체 메모리장치 및 그테스트 방법
KR20000042476A (ko) * 1998-12-24 2000-07-15 김영환 멀티비트 데이터 테스트 장치

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