JPH069031B2 - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH069031B2 JPH069031B2 JP60214540A JP21454085A JPH069031B2 JP H069031 B2 JPH069031 B2 JP H069031B2 JP 60214540 A JP60214540 A JP 60214540A JP 21454085 A JP21454085 A JP 21454085A JP H069031 B2 JPH069031 B2 JP H069031B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- storage device
- logic array
- instruction
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば１チップの半導体集積回路装置によ
って構成され、各種論理演算処理と共に、テストモード
が効果的に設定されるようにして、各種電子機器に対し
て効果的に応用できるようにした、例えば１ビットのマ
イクロプロセッサに関する。
って構成され、各種論理演算処理と共に、テストモード
が効果的に設定されるようにして、各種電子機器に対し
て効果的に応用できるようにした、例えば１ビットのマ
イクロプロセッサに関する。
［背景技術］ 通常、マイクロプロセッサにおいてその命令がユーザに
開放されることは、命令の内容の設定がユーザでは非常
に困難であること、並びにメーカがユーザに開放した命
令をテストすることが困難であること、等の理由から実
現されていない。
開放されることは、命令の内容の設定がユーザでは非常
に困難であること、並びにメーカがユーザに開放した命
令をテストすることが困難であること、等の理由から実
現されていない。
しかし、実際にはマイクロプロセッサにおいてユーザが
決定できる命令を持つことが広く要望されているもので
あり、またメーカにおいてその命令を簡単にテストでき
るようにすることが要望されているものである。
決定できる命令を持つことが広く要望されているもので
あり、またメーカにおいてその命令を簡単にテストでき
るようにすることが要望されているものである。
［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、特に
ジャンプ命令等の命令体系を持たない状態で、ユーザに
おいても命令を容易に決定できるようにすると共に、こ
のような命令のテストもメーカにおいて効果的に実行さ
れ、各種電子機器に対して効果的に適用できるようにす
るマイクロプロセッサを提供しようとするものである。
ジャンプ命令等の命令体系を持たない状態で、ユーザに
おいても命令を容易に決定できるようにすると共に、こ
のような命令のテストもメーカにおいて効果的に実行さ
れ、各種電子機器に対して効果的に適用できるようにす
るマイクロプロセッサを提供しようとするものである。
［問題点を解決するための手段］ すなわち、この発明に係るマイクロプロセッサにあって
は、プログラマブル・ロジックアレイを用いるものであ
って、こロジックアレイのアンド面に対してデータを記
憶設定したＲＡＭ等による記憶装置からの読み出しデー
タを供給し、論理演算処理を実行させるようにすると共
に、その演算結果に対応するデータは、上記ロジックア
レイのオア面から出力し、上記記憶装置に対して書き込
むようにしている。また、プログラムカウンタからの複
数ビットによるデータを、テストモード用の入力データ
として上記プログラマブル・ロジックアレイのアンド面
に対して供給し、このロジックアレイのオア面から上記
カウンタからの入力データに対応する出力データを取り
出し、上記記憶装置に書き込み設定して命令のテストが
実行されるようにしているものである。
は、プログラマブル・ロジックアレイを用いるものであ
って、こロジックアレイのアンド面に対してデータを記
憶設定したＲＡＭ等による記憶装置からの読み出しデー
タを供給し、論理演算処理を実行させるようにすると共
に、その演算結果に対応するデータは、上記ロジックア
レイのオア面から出力し、上記記憶装置に対して書き込
むようにしている。また、プログラムカウンタからの複
数ビットによるデータを、テストモード用の入力データ
として上記プログラマブル・ロジックアレイのアンド面
に対して供給し、このロジックアレイのオア面から上記
カウンタからの入力データに対応する出力データを取り
出し、上記記憶装置に書き込み設定して命令のテストが
実行されるようにしているものである。
［作用］ 上記のように構成されるマイクロプロセッサにあって
は、そのプログラマブル・ロジックアレイにおいてユー
ザの決定にしたがってプログラムされるものであり、実
行命令があると記憶装置からデータを読み出して所定の
演算処理を実行するようになる。そして、その処理デー
タは再び記憶装置に対して書き込み記憶されるようにな
る。また、テストモードを実行しようとする場合には、
プログラムカウンタの計数データに対応する入力データ
が上記プログラマブル・ロジックアレイに対して入力さ
れるようになるものであるため、例えばプログラムカウ
ンタからｎビットのデータが上記ロジックアレイに対し
て入力された場合、２ｎ組のデータ（すなわち全てのデ
ータの組み合せ）が入力され、効果的な命令のテストが
実行されるようになる。
は、そのプログラマブル・ロジックアレイにおいてユー
ザの決定にしたがってプログラムされるものであり、実
行命令があると記憶装置からデータを読み出して所定の
演算処理を実行するようになる。そして、その処理デー
タは再び記憶装置に対して書き込み記憶されるようにな
る。また、テストモードを実行しようとする場合には、
プログラムカウンタの計数データに対応する入力データ
が上記プログラマブル・ロジックアレイに対して入力さ
れるようになるものであるため、例えばプログラムカウ
ンタからｎビットのデータが上記ロジックアレイに対し
て入力された場合、２ｎ組のデータ（すなわち全てのデ
ータの組み合せ）が入力され、効果的な命令のテストが
実行されるようになる。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はその構成を示すもので、ここではジャンプ命令
を持たないｍビット（１ビット）のマイクロプロセッサ
の一部を示すもので、このマイクロプロセッサは例えば
１チップの半導体集積回路によって構成されている。
第１図はその構成を示すもので、ここではジャンプ命令
を持たないｍビット（１ビット）のマイクロプロセッサ
の一部を示すもので、このマイクロプロセッサは例えば
１チップの半導体集積回路によって構成されている。
すなわち、このマイクロプロセッサはプログラマブル・
ロジックアレイ11を備えているものであり、このプログ
ラマブル・ロジックアレイ11はアンド面12と２つのオア
面13、14とによって構成されている。このプログラマブ
ル・ロジックアレイ11のアンド面12に対しては、各種デ
ータを記憶設定するＲＡＭによって構成される記憶装置
15およびレザルトレジスタ16から、実動作モードでｎビ
ット、例えば９ビートのデータが供給されている。
ロジックアレイ11を備えているものであり、このプログ
ラマブル・ロジックアレイ11はアンド面12と２つのオア
面13、14とによって構成されている。このプログラマブ
ル・ロジックアレイ11のアンド面12に対しては、各種デ
ータを記憶設定するＲＡＭによって構成される記憶装置
15およびレザルトレジスタ16から、実動作モードでｎビ
ット、例えば９ビートのデータが供給されている。
上記プログラマブル・ロジックアレイ11に対しては、例
えばユーザの決定した命令が設定されているもので、上
記アンド面12に供給されたデータは、上記命令にしたが
って論理演算処理されて、その演算結果がオア面13およ
び14から上記記憶装置15に対してｌビット、例えば８ビ
ットのデータとして戻され書き込まれるようになる。
えばユーザの決定した命令が設定されているもので、上
記アンド面12に供給されたデータは、上記命令にしたが
って論理演算処理されて、その演算結果がオア面13およ
び14から上記記憶装置15に対してｌビット、例えば８ビ
ットのデータとして戻され書き込まれるようになる。
上記プログラマブル・ロジックアレイ11のアンド面12に
対しては、さらにプログラムカウンタ17の計数出力の内
のｎビット（９ビット）が入力データとして供給される
ようになっている。このカウンタ17からのデータは、テ
ストモード状態で入力データとして供給されるようにな
るものであり、プログラマブル・ロジックアレイ11のア
ンド面12に対しては、２ｎ組のデータ、すなわち全ての
データの組み合せ状態でなるデータが入力されて、この
入力データに対応する処理後のデータは記憶装置15に対
して順次記憶されるようになるものである。
対しては、さらにプログラムカウンタ17の計数出力の内
のｎビット（９ビット）が入力データとして供給される
ようになっている。このカウンタ17からのデータは、テ
ストモード状態で入力データとして供給されるようにな
るものであり、プログラマブル・ロジックアレイ11のア
ンド面12に対しては、２ｎ組のデータ、すなわち全ての
データの組み合せ状態でなるデータが入力されて、この
入力データに対応する処理後のデータは記憶装置15に対
して順次記憶されるようになるものである。
上記プログラムカウンタ17からの例えば９ビットの計数
データは、デコーダ18を介してＲＯＭによって構成され
るプログラム記憶装置19に対してアドレスデータとして
供給し、こ記憶装置19からの出力プログラムデータは、
バッファ20を介して出力し、演算ロジックユニット21、
さらに記憶装置15のデコーダ22に対して供給するように
している。
データは、デコーダ18を介してＲＯＭによって構成され
るプログラム記憶装置19に対してアドレスデータとして
供給し、こ記憶装置19からの出力プログラムデータは、
バッファ20を介して出力し、演算ロジックユニット21、
さらに記憶装置15のデコーダ22に対して供給するように
している。
第２図は上記プログラマブル・ロジックアレイ11の具体
的な構成状態を示すもので、このロジックアレイ11のア
ンド面12、さらにオア面13、14に対しては、それぞれ記
憶装置15（ＲＡＭ）、プログラムカウンタ17（ＰＣ）等
が結合されるようになっている。
的な構成状態を示すもので、このロジックアレイ11のア
ンド面12、さらにオア面13、14に対しては、それぞれ記
憶装置15（ＲＡＭ）、プログラムカウンタ17（ＰＣ）等
が結合されるようになっている。
すなわち、上記のように構成されるマイクロプロセッサ
において、実動作モードではプログラマブル・ロジック
アレイ11が例えばＲＯＭと同様な手段によって、プログ
ラム記憶装置19と同時に、ユーザの決定にしたがってプ
ログラムされている。そして、実行命令が発生される
と、記憶装置15からｎビットのデータを読み出し、上記
命令にしたがって所定の演算処理を実行して、この演算
処理によって得られたデータを上記記憶装置15に戻して
書き込み記憶するようになるものである。
において、実動作モードではプログラマブル・ロジック
アレイ11が例えばＲＯＭと同様な手段によって、プログ
ラム記憶装置19と同時に、ユーザの決定にしたがってプ
ログラムされている。そして、実行命令が発生される
と、記憶装置15からｎビットのデータを読み出し、上記
命令にしたがって所定の演算処理を実行して、この演算
処理によって得られたデータを上記記憶装置15に戻して
書き込み記憶するようになるものである。
また、テストモード状態では、プログラムカウンタ17か
ら２ｎ組のデータが上記プログラマブル・ロジックアレ
イ11に対して入力データとして供給されるようになるも
のであり、このテスト用の入力データにしたがって所定
の論理演算処理が実行されるようになる。そして、この
テスト用の入力データに基づく処理された後のデータ
は、順次記憶装置15に対して書き込まれるようになるも
ので、この記憶装置15の未使用域が無くなりしだい、こ
の記憶装置15のデータをダンプすることによって、その
テスト結果を全て例えばＬＳＩテスターに入力し、テス
トの判定が実行されるようになるものである。
ら２ｎ組のデータが上記プログラマブル・ロジックアレ
イ11に対して入力データとして供給されるようになるも
のであり、このテスト用の入力データにしたがって所定
の論理演算処理が実行されるようになる。そして、この
テスト用の入力データに基づく処理された後のデータ
は、順次記憶装置15に対して書き込まれるようになるも
ので、この記憶装置15の未使用域が無くなりしだい、こ
の記憶装置15のデータをダンプすることによって、その
テスト結果を全て例えばＬＳＩテスターに入力し、テス
トの判定が実行されるようになるものである。
今、ユーザがプログラマブル・ロジックアレイ11に対し
てｍビットのデータのｎ個の組「Ｄ０、Ｄ１、Ｄ２、…
Ｄｎ−１」（但しＤｉはｍビットのデータ）の論理積を
求める演算を、ユーザが決定できる命令「ＯＰＴ」とし
てプログラムしたとすると、このような論理積を求める
ために、これまででは ＬＯＡＤ Ｄ０ ＡＮＤ Ｄ１ ＡＮＤ Ｄ２ ： ＡＮＤ Ｄｎ−１ ＳＴＯＲＥ とｎ命令が必要であった。これに対して上記ＯＰＴ命令
を使用すると、 ＬＯＡＤ′（Ｄ０、Ｄ１、Ｄ２、…Ｄｎ−１） ＯＰＴ ＳＴＯＲＥ の３命令で実行される。ここでＬＯＡＤ′は、ｍビット
のデータｎ組をロードする命令である。
てｍビットのデータのｎ個の組「Ｄ０、Ｄ１、Ｄ２、…
Ｄｎ−１」（但しＤｉはｍビットのデータ）の論理積を
求める演算を、ユーザが決定できる命令「ＯＰＴ」とし
てプログラムしたとすると、このような論理積を求める
ために、これまででは ＬＯＡＤ Ｄ０ ＡＮＤ Ｄ１ ＡＮＤ Ｄ２ ： ＡＮＤ Ｄｎ−１ ＳＴＯＲＥ とｎ命令が必要であった。これに対して上記ＯＰＴ命令
を使用すると、 ＬＯＡＤ′（Ｄ０、Ｄ１、Ｄ２、…Ｄｎ−１） ＯＰＴ ＳＴＯＲＥ の３命令で実行される。ここでＬＯＡＤ′は、ｍビット
のデータｎ組をロードする命令である。
したがって、データ処理実行するに必要な時間、さらに
必要なプログラムの行数は従来に比較して少なくてすむ
ようになる。また、命令の決定はユーザにおいて行われ
るものであるため、その自由度は非常に高いものとな
る。
必要なプログラムの行数は従来に比較して少なくてすむ
ようになる。また、命令の決定はユーザにおいて行われ
るものであるため、その自由度は非常に高いものとな
る。
さらに、このＯＰＴの命令に関するテスト動作に必要な
時間は、上記のような手段によれば、「２ｎ（２ｌ＋
１）」の命令サイクルで可能となるものである。例え
ば、命令サイクルを１ｍＳ、ｎを９、ｌを８とすると、
およそ8.7ｍＳでテストが終了されるようになる。ま
た、ユーザにおいていかなる命令をプログラムしたとし
ても、そのテスト方法は全く変わらないものであり、短
時間で且つ容易にテストが実行可能となるものである。
時間は、上記のような手段によれば、「２ｎ（２ｌ＋
１）」の命令サイクルで可能となるものである。例え
ば、命令サイクルを１ｍＳ、ｎを９、ｌを８とすると、
およそ8.7ｍＳでテストが終了されるようになる。ま
た、ユーザにおいていかなる命令をプログラムしたとし
ても、そのテスト方法は全く変わらないものであり、短
時間で且つ容易にテストが実行可能となるものである。
［発明の効果］ 以上のようにこの発明に係るマイクロプロセッサにあっ
ては、プログラマブル・ロジックアレイにおいてユーザ
が決定できる命令を持つように構成することができるも
のであり、しかもこのユーザの決定した命令を簡単にテ
ストすることが可能となるものである。したがって、こ
のように構成されるマイクロプロセッサは種々の電子機
器システムに対して効果的に応用できるようになるもの
であり、またメーカにおいて効果的に管理することがで
きるようになるものである。
ては、プログラマブル・ロジックアレイにおいてユーザ
が決定できる命令を持つように構成することができるも
のであり、しかもこのユーザの決定した命令を簡単にテ
ストすることが可能となるものである。したがって、こ
のように構成されるマイクロプロセッサは種々の電子機
器システムに対して効果的に応用できるようになるもの
であり、またメーカにおいて効果的に管理することがで
きるようになるものである。
第１図はこの発明の一実施例に係るマイクロプロセッサ
を説明する構成図、第２図は上記実施例で使用されるプ
ログラマブル・ロジックアレイの構成を示す図である。 11……プログラマブル・ロジックアレイ、15……記憶装
置（ＲＡＭ）、16……レザルトレジスタ、17……プログ
ラムカウンタ。
を説明する構成図、第２図は上記実施例で使用されるプ
ログラマブル・ロジックアレイの構成を示す図である。 11……プログラマブル・ロジックアレイ、15……記憶装
置（ＲＡＭ）、16……レザルトレジスタ、17……プログ
ラムカウンタ。
Claims (1)
- 【請求項１】読み出されまた書き込まれるデータを記憶
する記憶装置と、 この記憶装置から読み出されたデータがアンド面に供給
され、論理演算動作を実行してその結果をオア面から出
力して上記記憶装置に書き込ませるプログラマブル・ロ
ジックアレイと、 このプログラマブル・ロジックアレイのアンド面に計数
データを入力データとして供給するようにしたプログラ
ムカウンタと、 このプログラムカウンタによって駆動されるプログラム
記憶手段とを具備し、 上記プログラムカウンタからプログラマブル・ロジック
アレイに供給されるデータによってテストモードが実行
されるようにしたことを特徴とするマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214540A JPH069031B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214540A JPH069031B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275742A JPS6275742A (ja) | 1987-04-07 |
| JPH069031B2 true JPH069031B2 (ja) | 1994-02-02 |
Family
ID=16657428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214540A Expired - Lifetime JPH069031B2 (ja) | 1985-09-30 | 1985-09-30 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069031B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219829A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 情報処理装置 |
-
1985
- 1985-09-30 JP JP60214540A patent/JPH069031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6275742A (ja) | 1987-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |