JPH01255037A - 電子計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリデータ中高速演算処理を要する命令に
関しては、命令読込みと、命令実行をそれぞれのデータ
処理部で並行に行なわせることで、命令実行を高速化で
きる電子計算機に関するものである。

（従来の技術） 第４図はマルチプロセッサシステムを適用した従来の電
子計算機の構成を示すシステムブロック図である。図に
おいて、（４０１）は通常の演算機能を有するマイクロ
プロセッサ、（４０２）はメモリ、（４０３）はマイク
ロプロッサ（４０１）よりメモリ（４０２）ヘアドレス
信号を送出するアドレスバス、（４０４）はメモリとマ
イクロプロセッサ（４０３）間でデータの転送を行なう
データバス、（４０５）はマイクロプロセッサ（４０１
，）の演算能力を強化するための高速演算機能を有する
付加演算器（コ・プロセッサ）である。

次に上記構成による従来の電子計算機の動作を第５図の
動作シーケンス図を参照して説明する。

ＣＰ　Ｕ　（４０１）よりメモリ（４０２）へ送出され
たアドレス（４０３）はメモリ（４０２）の該当アドレ
スに格納された命令を読み出し、読み出された命令はＣ
Ｐ　Ｕ　（４０１）に読み込まれる。この読み込まれた
命令はＣＰ　Ｕ　（４０１）により解読され実行される
。

この時命令が高速実行処理を要する特殊命令であれは、
ＣＰ　Ｕ　（４０１）の指令により、特殊命令を付加演
算器（４０５）で高速に実行させる。その動作を第５図
の動作シーケンス図に示すと、（５０５）。

（５０７）はＣＰ　Ｕ　（４０１）で命令読込み（Ｆ）
、命令解読・実行（Ｅ）がなされるサイクルを示し、（
５０６）はＣＰ　Ｕ　（４０１）で命令読込み（Ｆ）、
付加演算器（４０５）で命令解読実行（Ｅ）がなされる
サイクルを示す。

今、サイクル（５０５）を例にとってＣＰ　Ｕ　（４０
１）の命令実行サイクルを説明すると、先ず命令読込み
タイミング（ＦＥＴＣＨ）でメモリ（４０’２）より命
令を読み込む。読み込んだ命令を解読した後、実行する
（ＥＸＥＣＵＴＥ）　、命令実行後再びメモリ（４０２
）より命令を読み込む（ＦＥＴＣＨ）。以上で１つの命
令実行サイクルが完了する。

次に、付加演算器（４０５）によって高速処理命令を実
行するサイクル（５０６）を説明するならば、ＣＰ　Ｕ
　（４０１）が命令読込みサイクルＣＦ）で読み込んた
命令か高速処理を要する命令であると解読されたならば
、その命令実行をＣＰ　Ｕ　（４０１）の命令実行サイ
クル（Ｅ）を利用して、付加演算器（４０５）に行なわ
せる。この命令実行サイクル（Ｅ）中は、ＣＰ　Ｕ　（
４０１）は命令実行を行なえる命令を読み込んていない
ため、ＷＡＩＴ（５０４）中となる。すなわち、付加演
算器（４０５）が命令実行中は、ＣＰＵ（４０１）は動
作待ちとなる。

〔発明が解決しようとする課題〕

従来の電子計算機は以上のように構成されているため、
たとえ通常の処理能力を有するＣＰＵに、高速演算処理
能力を有する付加演算器を併用して、高速処理が要求さ
れる命令を実行するにしても、ＣＰＵが命令を読込み高
速命令を解読してから付加演算器が命令を実行すること
から、ＣＰＵは付加演算器が命令実行中は命令読込みが
不能となり、又、付加演算器はｃｐｕが命令読込み中は
命令実行不能となるため、命令処理時間が大きくなると
いった問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、命令の読込みと実行を同時に行ない、処理速
度を上げることを目的とする。

〔課題を解決するための手段〕

この発明に係る電子計算機は、マシンサイクルに沿って
命令をメモリより読込み、解読したのち実行するマイク
ロプロセッサと、該マイクロプロセッサによる命令実行
速度より高速で命令を実行する高速実行ユニットと、上
記マイクロプロセッサによって読み出された命令が通常
実行命令か高速化実行命令かを判定するデコーダと、通
常実行命令判定時は上記マイクロプロセッサに命令読込
み、解読、実行動作を継続すると共に、高速化実行命令
判定時は上記マイクロプロセッサに命令読込みを受け持
たせ、命令解読、実行を上記高速実行ユニットに切り換
える命令実行切換え回路とを備えたものである。

〔作用〕

この発明によれば、高速化命令実行時には、マイクロプ
ロセッサの命令解読、実行機能を無効にし命令読込み動
作のみを行なわせるのと並行して高速実行ユニットに、
読込まれた高速化実行命令を実行させることから、命令
実行時間が、命令読込みサイクルに影響されず高速に行
なえる。

（実施例） 以下、この発明の一実施例を図について説明する。第１
図において、（１０１）は本実施例におけるＣＰＵ、高
速化機構（ＩＯＩＡ）を構成する（１０２）はＣＰ　Ｕ
　（１０１）のアドレス指定によりメモリ（４０２）か
ら読み出されたデータを、ＣＰ　Ｕ　（１０１）より出
力された読込み信号（１０３）に基づいて解読するデコ
ーダ、（１０４）はデータ内容（通常命令が高速化命令
）に応じてデータをＣＰ　Ｕ　（１０１）へ入力するス
イッチ、（１０５）はデコーダ（１０２）より高速化命
令であると判定されたとき、データを高速化命令にデコ
ードする高速化命令デコーダ、（１０６）は高速化命令
を実行する高速化実行ユニット、（１０７）は高速化命
令判定時に、ｃ　ｐ　Ｕ　（１０１）へ読み出した命令
の無実行を指示する無実行命令である。

次に、上記構成に基つき本実施例の動作を第２図の動作
シーケンス図をも参照して説明する。

図において、メモリ（４０２）はＣＰ　Ｕ　（１０１）
より送出されたアドレスにより該当アドレスから命令を
出力する。メモリ（４０２）から出力された命令は、デ
コーダ（１０２）によりＣＰ　Ｕ　（１０１）の命令か
、あるいは本来ＣＰＵの持っている命令では実行速度が
遅く、これを補う為の命令全般、ＣＮＣて言えばバイト
単位のアドレスにより管理格納されているメモリ情報の
バイト内の任意のヒツトと付加演算器内の特定ビット（
アキュムレータ）間の論理演算命令等（シーケンスのビ
ット演算）の高速化命令かの判別が行なわれ、ＣＰ　Ｕ
　（１０１）の命令の場合は、メモリ（４０２）からの
命令をスイッチ（１０４）　に通してＣＰ　Ｕ　（１０
１）へ送出し、ＣＰ　Ｕ　（１０１）て解読され実行さ
れる。もしデコーダ（１０２）で高速化命令であること
を判別した場合は、ＣＰ　Ｕ　（１０１）へ無実行命令
（１０９）をスイッチ（１０４）を通し送出し、ＣＰ　
Ｕ　（１０１）を命令読込み動作のみとする。この時、
メモリ（４０２）からの命令は高速化命令デコーダ（１
０５）に入力され、高速実行ユニット（１０６）により
実行される。

第２図は本実施例の動作シーケンス図であり、図におい
て（２０５）　、　（２０７）はＣＰ　Ｕ　（１０１）
て命令読込み、解読、実行されるサイクルを示し、（２
０６）は高速実行ユニッｌ−（１０６）で高速化命令を
実行するサイクルを示している。ＣＰＵの命令サイクル
（２０５）ではＣＰ　Ｕ　（１０１）は、命令読込みサ
イクル（Ｆ）　（２０１）で命令をメモリより読込み、
次の実行サイクルＥ　（２０２）で読み込んだ命令を解
読して実行する。ＣＰＵ命令サイクル（２０７）でも上
記と同様のサイクルを繰り返して命令を実行する。

又、高速化命令を高速実行ユニット（１０６）て行な場
合のサイクル、すなわち高速化命令サイクル（２０６）
では、ＣＰ　Ｕ　（１０１）はメモリ（４０２）より読
み込んだ命令を無実行とする無実行命令ＮＯＰ　（１０
７）の読込み動作のみを行ない、高速化命令の実行を高
速化命令サイクル（２０３）において、高速実行ユニッ
ト（１０６）で行なわせている。

以上のような、高速化命令実行方式により、高速実行ユ
ニット（１０６）は、ＣＰ　Ｕ　（１０１）が高速化命
令を読み込むのと並行して、該高速化命令を実行するこ
とで、高速実行ユニット（１０６）はＣＰＵ（１０１）
の命令読込み時間に影響されず高速に命令を実行するこ
とができる。

なお、上記実施例では、高速化機構を１つコンピュータ
システムに付加した例を示したが、第３図に示すように
高速化機構をｎ台Ｅ。（３０３）〜Ｅ、、　（３０５）
を付加するようにしてもよい。この場合、ＣＰ　Ｕ　（
１０１）はアドレス指定により、メモリ（４０２）に格
納された各種高速化命令を実行させる各高速化機構を選
択し命令を実行させる。このようにＣＰ　Ｕ　（１０１
）でメモリ（４０２）より命令の読込み時に同時に複数
個の高速化機構（３０’３）　、　（３［＋４）　。

（３０５）により命令のデコート、実行動作を並列に同
時に行なうことで、より多量の高速化命令を実行するこ
とができる。

（発明の効果〕 以上のように、この発明によれば、従来のＣＰＵが行な
フて命令読込み動作に並行して、その命令の実行を高速
実行ユニットによって行なわせる構成を採っているため
、ＣＰＵは高速実行ユニットの命令実行を待つことなし
に順次命令読込みを行えると共に、高速実行ユニットは
ＣＰＵの命令読込みを待たずして命令実行を行えるので
、高速化命令の高速実行を成し得る効果かある。

【図面の簡単な説明】

第１図はこの発明の一実施例による電子計算機のシステ
ム構成図、第２図は本実施例の動作を説明する動作シー
ケンス図、第３図はこの発明の他の実施例を示すシステ
ム構成図、第４図は従来の電子計算機のシステム構成図
、第５図は従来の電子計算機□の動作を説明する動作シ
ーケンス図である。 図において、 （１０１）はＣＰＵ。 （１０２）はデコーダ、 （１０４）はスイッチ、 （１０８）は高速実行ユニット、 （４’０２）　　はメモリ。 なお、図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. マシンサイクルに沿って命令をメモリより読込み、解読
   したのち実行するマイクロプロセッサと、該マイクロプ
   ロセッサによる命令実行速度より高速で命令を実行する
   高速実行ユニットと、上記マイクロプロセッサによって
   読み出された命令が通常実行命令か高速化実行命令かを
   判定するデコーダと、通常実行命令判定時は上記マイク
   ロプロセッサに命令読込み、解読、実行動作を継続する
   と共に、高速化実行命令判定時は上記マイクロプロセッ
   サに命令読込みを受け持たせ、命令解読、実行を上記高
   速実行ユニットに切り換える命令実行切換え回路とを備
   えたことを特徴とする電子計算機。