JPS6217777B2

JPS6217777B2 -

Info

Publication number: JPS6217777B2
Application number: JP54173791A
Authority: JP
Inventors: Masahiko Kida
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-12-29
Filing date: 1979-12-29
Publication date: 1987-04-20
Also published as: JPS5697130A

Description

【発明の詳細な説明】本発明は、入出力制御プロセツサに関し、特に
複数台の入出力装置を制御することが可能な入出
力制御プロセツサに関するものである。

入出力装置（補助メモリ、通信制御装置等を含
む）は、機能、性能の両面において多種多様であ
り、機械的動作を行う点でも、中央処理装置
（CPU）等に比べて性格が異つているため、シス
テム内ではこれら異質の装置を互いに拘束し合う
ことなく動作させるようにしている。したがつ
て、入出力制御をCPUから分離して独立させ、
入出力制御部を入出力装置ごとに設けて、それぞ
れ並行して動作させれば、CPUと入出力装置の
動作速度上の不釣合もなくなり、システムの効率
を向上させることができる。

従来、高速処理を行う大形の電子計算機システ
ムにおいては、第１図の実線で示すように、
CPU３０側に設けられたチヤネル３５から入出
力装置７ごとに設けられた入出力制御部３６に対
して、いもづる式にバス接続している。ここで、
入出力制御部３６は、入出力装置７とチヤネル３
５の間にあつて、入出力装置７を制御し、その種
別ごとの固有性を吸収して標準インタフエースに
整合させる電子的装置としての役割を果してい
る。

この方式に対して、最近の傾向としては、第１
図の鎖線で示すように、入出力制御部３６とチヤ
ネル３５が一体となつた統合形の入出力制御方式
が用いられるようになつた。この場合、CPU３
０内にマイクロ・プロセツサ等を使用した入出力
制御用のプロセツサ３を複数台用意し、この入出
力制御プロセツサ３により各種入出力装置７ごと
の制御を行う。この統合形の入出力制御方式は、
金物量を減少してコスト・ダウンを図るために用
いられ、特に小形の電子計算機システムに使用す
れば有効である。

第２図は、入出力制御プロセツサを用いた従来
の中央処理装置のブロツク図である。

主記憶装置１から主記憶制御装置２を介して読
出されたデータは、主記憶バス４により必要とさ
れる入出力制御プロセツサ３に送出されるととも
に、入出力制御プロセツサ３により処理されたデ
ータは、循環する主記憶バス４により主記憶装置
１に戻される。

マイクロ・プロセツサ等で構成される入出力制
御プロセツサ３は、プリンタ、磁気テープ装置等
の入出力装置７ごとに１台ずつ設けられ、入出力
制御機構６を介して入出力制御プロセツサ３のマ
イクロ・プログラムによるスキヤン・イン、スキ
ヤン・アウトを行うことにより入出力装置７を制
御する。

演算処理装置５は、主記憶装置１から読出され
た命令語を順次実行するが、入出力制御プロセツ
サ３から監視プロセツサ・バス９、監視プロセツ
サ８を介して転送されたデータあるいはアドレス
を受取り、これらに論理演算等の処理を加え、主
記憶制御装置２を経由して各入出力制御プロセツ
サ３に転送する。

第３図は、第２図の１台の入出力制御プロセツ
サのブロツク構成図である。

基本的には、通常のプロセツサと同じであつ
て、マイクロ・プログラムを格納するコントロー
ル・ストレージ１８、ワーク・レジスタとして用
いられるローカル・ストレージ１１、演算回路１
４および外部アドレス・レジスタ１６等から構成
される。

入出力制御機構６は、各入出力装置７の種類に
応じて構成も異なるが、基本的には複数個のレジ
スタから構成され、入出力制御プロセツサ３のマ
イクロ命令によつてスキヤン・イン、スキヤン・
アウトが行われ、一連の制御が行われる。すなわ
ち、入出力制御プロセツサ３では、コントロー
ル・ストレージ１８のアドレス・レジスタ１７が
示すアドレスから順次マイクロ命令を読出し、オ
ペレーシヨン・レジスタ１９にセツトして、各フ
イールドごとにオペレーシヨン・デコーダ２１、
ソース・レジスタ・デコーダ２２、デステイネー
シヨン・レジスタ・デコーダ２３でデコードし、
制御信号を発生する。この中のある制御信号によ
り外部アドレス・レジスタ１６を起動させ、オペ
レーシヨン・レジスタ１９の特定フイールドの内
容を外部アドレス・レジスタ１６にセツトして、
入出力制御機構６内のレジスタの１つを指定す
る。同時に、別の制御信号によりローカル・スト
レージ・アドレス・レジスタ１０を起動し、オペ
レーシヨン・レジスタ１９の特定フイールドの内
容をこのアドレス・レジスタ１０にセツトして、
ローカル・ストレージ１１のアドレスを指定し、
読出したデータをＡレジスタ１２とＢレジスタ１
３にセツトする。論理演算回路１４で両レジスタ
１２，１３の内容を演算し、その結果をＣレジス
タ１５にセツトする。外部アドレス・レジスタ１
６が指定する入出力制御機構６のレジスタの１つ
に、Ｃレジスタ１５の内容が送出される。また、
外部アドレス・レジスタ１６が指定するレジスタ
の１つから、その内容をＡレジスタ１２またはＢ
レジスタ１３に転送させる。

第４図は、第３図の入出力制御機構の構成図で
あり、第５図は第４図の動作タイム・チヤートで
ある。

第４図においては、入出力制御機構６のレジス
タとして、入出力装置７にデータを送るバス・ア
ウト（But Out）レジスタ３１、入出力装置７に
制御信号群を送るタグ・アウト（Tag Out）レ
ジスタ３２、入出力装置７からのデータを受ける
ためのバス・イン（Bus In）レジスタ３３、お
よび入出力装置７からの制御信号群を受けるため
のタグ・イン（Tag In）レジスタ３４が設けら
れる。

いま、一例として、入出力制御機構６から入出
力装置７にデータを送る場合を第５図により説明
する。

先ず、入出力制御プロセツサ３からバス・アウ
ト・レジスタ３１に対して、スキヤン・インによ
り送出データをセツトする。次に、バス・アウト
Ｂ，Ｏ上にデータが確定していることを入出力装
置７に知らせるため、タグ・アウトＴ，Ｏ上のサ
ーブ・アウト（Srv Out）信号を入出力制御プロ
セツサ３からスキヤン・インによりタグ・アウ
ト・レジスタ３２にセツトする。入出力装置７
は、サーブ・アウト（Srv Out）信号が“１”に
なつたことを確認し、バス・アウトＢ，Ｏ上のデ
ータを取込み、データ取込みが終了したことを入
出力制御機構６に知らせるためのサーブ・イン
（Srv In）信号を“１”にする。入出力制御プロ
セツサ３は、タグ・イン・レジスタ３４をスキヤ
ン・アウトすることにより“１”になつたことを
確認して、相手側にデータが受取られたことを確
認してから、タグ・アウト・レジスタ３２をスキ
ヤン・インしてサーブ・アウト（Srv Out）信号
をリセツトする。

このようにして、入出力制御プロセツサ３から
入出力制御機構６のレジスタ群をスキヤン・イ
ン、スキヤン・アウトすることにより、入出力装
置７の制御を行う。

しかし、この方式では、各入出力装置１台に対
して１台の入出力制御プロセツサが必要となるた
め、当然コスト高となる。また、最近の半導体技
術やLSI技術の進歩によつて高速の素子が安価に
入手できるようになつたので、高速のマシン・サ
イクルを有する入出力制御プロセツサを作ること
が可能であるが、入出力装置自体は機械的動作が
多いためこれ以上の高速化は難しく、またそれほ
ど高速化は要求されない場合が多い。したがつ
て、高速化された入出力制御プロセツサに低速の
入出力装置を接続することにより、入出力制御プ
ロセツサの大半の時間はダミー時間となつてしま
う。勿論、コントロール・ストレージに低速で安
価なRAMを使用することにより、入出力制御プ
ロセツサのマシン・サイクルを遅くする方法もあ
るが、それだけ入出力制御プロセツサの高速素子
を有効に活用できないことになる。

本発明の目的は、このような従来の欠点を除去
するため、１台により複数台の入出力装置を制御
できるようにして、装置のコスト・ダウンを図る
とともに、コントロール・ストレージには安価で
低速のメモリ素子を使用しながら、装置のマシ
ン・サイクルを高速化できる入出力制御プロセツ
サを提供することにある。

上記目的を達成するため、本発明の入出力制御
プロセツサは、入出力制御機構内の複数のレジス
タをマイクロ・プログラムによりスキヤン・イ
ン、スキヤン・アウトして制御する入出力制御プ
ロセツサにおいて、入出力制御機構の台数分のモ
ジユールにそれぞれ分割されたコントロール・ス
トレージおよびローカル・ストレージと、該コン
トロール・ストレージのアクセス・タイムの整数
分の１のタイム・スライスで上記モジユールを切
換える手段を設け、該モジユール切換え手段によ
り、第１のマシンサイクルでは、第１のマイクロ
命令を実行すると同時に、第２以降の各マイクロ
命令のメモリ・アクセスを行い、第２のマシンサ
イクルでは、読出された第２のマイクロ命令を実
行すると同時に、第３以降および第１の各マイク
ロ命令のメモリ・アクセスを行い、第３のマシン
サイクルでは、読出された第３のマイクロ命令を
実行すると同時に、第４以降および第１、第２の
各マイクロ命令のメモリ・アクセスを行うよう
に、各モジユールを切換えることに特徴がある。

以下、本発明の実施例を、図面により説明す
る。

第６図は、本発明の入出力制御プロセツサを備
えた中央処理装置のブロツク構成図である。

第６図におけるシステムの中央処理装置として
は、主記憶装置１、主記憶制御装置２、演算処理
装置５、および監視プロセツサ８の他に、１台の
入出力制御プロセツサ３と複数台の各種入出力制
御機構６が設けられる。各入出力制御機構６は、
遠隔地点の入出力装置７とバスで１対１に接続さ
れている。

第２図と比較すれば明らかなように、第６図で
は、複数台の入出力制御機構６を１台の入出力プ
ロセツサ３に接続し、各入出力制御機構６に割当
てられたマシン・サイクルごとに、入出力プロセ
ツサ３内のコントロール・ストレージ・モジユー
ルを切換えて、タイム・スライスで複数個の入出
力制御機構６を制御する。

第７図は、本発明の入出力制御プロセツサのブ
ロツク構成図である。

第３図に比べて異なる点は、１台の入出力制御
プロセツサ３に複数台の入出力制御機構６および
入出力制御装置７のそれぞれ（），（），
（），（）が接続されており、これに対応して
コントロール・ストレージ・アドレス・レジスタ
１７、コントロール・ストレージ１８、およびロ
ーカル・ストレージ１１も、それぞれ（），
（），（），（）の複数台が用意されている。

第８図は、本発明のマイクロ・プログラム制御
方式の説明図である。

第７図に示すコントロール・ストレージ１８の
モジユール（）には入出力装置７の（）に対
応するマイクロ・プログラム（第８図の（）
ａ，ｂ，ｃ……）が格納され、モジユール（）
には入出力装置７の（）に対応するマイクロ・
プログラム（第８図の（）イ，ロ，ハ……）が
格納され、同じようにモジユール（）および
（）には入出力装置７の（）（）に対するマ
イクロ・プログラム（第８図の（）い，ろ，は
……（）Ａ，Ｂ，Ｃ……）がそれぞれ格納され
る。

第７図に示すポインタ・レジスタ２４には、１
〜４をカウント・アツプするカウンタの値を順次
セツトし、その値をデコーダ２５で解読すること
により、（），（），（），（）のタイム・ス
ライスを実行する。すなわち、デコーダ２５の出
力である選択制御信号により、コントロール・ス
トレージ・アドレス・レジスタ１７と、コントロ
ール・ストレージ１８と、ローカル・ストレージ
１１および入出力制御機構６を（）（）（）
（）に順次切換えていく。

したがつて、（）（）（）（）のマイク
ロ・プログラムも、第８図に示すように、時分割
動作で実行され、先ず（）のマイクロ命令ａが
実行された後、（）のマイクロ命令イ、次に
（）のマイクロ命令（い）、次に（）のマイク
ロ命令Ａが順次実行され、再び（）のマイクロ
命令ｂ、（）のマイクロ命令ロ、（）のマイク
ロ命令（ろ）、（）のマイクロ命令Ｂの順序で実
行される。なお、ブランチ命令ホ，（ほ），Ｅは、
それぞれマイクロ命令ロ，（ろ），Ｃの次に実行さ
れる。

第９図は、入出力制御プロセツサのマシン・サ
イクルにおけるアクセス・サイクルと実行サイク
ルの比較タイム・チヤートであつて、第９図ａは
従来の入出力制御プロセツサ、第９図ｂは本発明
の入出力制御プロセツサの各動作を示す。

第９図では、斜線部分がコントロール・ストレ
ージのアクセス・・サイクル、白地部分が実行サ
イクルである。

従来の動作では、第９図ａに示すように、サイ
クルＡでマイクロ命令Ａを実行すると同時に次の
マイクロ命令Ｂのメモリ・アクセスを行い、サイ
クルＢでは読出されたマイクロ命令Ｂを実行する
と同時に次のマイクロ命令Ｃのメモリ・アクセス
を行い、サイクルＣでは読出されたマイクロ命令
Ｃを実行すると同時に、次のマイクロ命令Ｄのメ
モリ・アクセスを行つている。すなわち、前のマ
イクロ命令の実行中に次のマイクロ命令のメモ
リ・アクセスを行うため、実行サイクルとアクセ
ス・サイクルとを同一時間長にする必要がある。

これに対して、本発明の動作では、第９図ｂに
示すように、サイクルＡでは、（）のマイク
ロ命令Ａを実行すると同時に（），（），（）
の各マイクロ命令Ａのメモリ・アクセスを行い、
サイクルＡでは、読出された（）のマイクロ
命令Ａを実行すると同時に、（）（）の各マイ
クロ命令Ａと（）のマイクロ命令Ｂのメモリ・
アクセスを行い、サイクルＡでは、読出された
（）のマイクロ命令Ａを実行すると同時に、
（）のマイクロ命令Ａと（）（）のマイクロ
命令Ｂのメモリ・アクセスを行う。

第９図ｂから明らかなように、従来の入出力制
御プロセツサより４倍だけマシン・サイクルをア
ツプさせているが、これは実行サイクルだけであ
つて、コントロール・ストレージ１８のアクセ
ス・タイムは３マシン・サイクル分で十分に間に
合うので、低速のRAMを高速の入出力制御プロ
セツサのコントロール・ストレージに使用するこ
とができる。ポインタ・レジスタ２４の内容は、
入出力制御プロセツサの各マシン・サイクルごと
に更新されることになる。

以上説明したように、本発明によれば、１台の
入出力制御プロセツサにより複数台の入出力制御
機構を制御することが可能となり、また入出力制
御プロセツサのマシン・サイクルを高速化する必
要はあるが、比較的大容量のコントロール・スト
レージは低速で安価な素子を使用することができ
るので、大幅なコスト・ダウンを図ることができ
る。

【図面の簡単な説明】

第１図は従来の入出力制御方式のブロツク図、
第２図は従来の入出力制御プロセツサを用いた中
央処理装置のブロツク図、第３図は従来の入出力
制御プロセツサのブロツク図、第４図は第３図の
入出力制御機構の構成図、第５図は第４図のデー
タ転送動作のタイム・チヤート、第６図は本発明
の実施例を示す入出力制御プロセツサを用いた中
央処理装置のブロツク図、第７図は本発明の実施
例を示す入出力制御プロセツサのブロツク図、第
８図は本発明のマイクロ・プログラム制御方式の
説明図、第９図は入出力制御プロセツサのマシ
ン・サイクルにおけるアクセス・サイクルと実行
サイクルの比較タイム・チヤートである。１：主記憶装置、２：主記憶制御装置、３：入
出力制御プロセツサ、４：主記憶バス、５：演算
処理装置、６：各種入出力制御機構、７：各種の
入出力装置、８：監視プロセツサ、９：監視プロ
セツサ・バス、１０：ローカル・ストレージ・ア
ドレス・レジスタ、１１：ローカル・ストレー
ジ、１２：Ａレジスタ、１３：Ｂレジスタ、１
４：論理演算回路、１５：Ｃレジスタ、１６：外
部アドレス・レジスタ、１７：コントロール・ス
トレージ・アドレス・レジスタ、１８：コントロ
ール・ストレージ、１９：オペレーシヨン・レジ
スタ、２０：次アドレス発生回路、２１：オペレ
ーシヨン・デコーダ、２２：ソース・レジスタ・
デコーダ、２３：デステイネイシヨン・レジス
タ・デコーダ、２４：ポインタ・レジスタ、２
５：デコーダ、３０：中央処理装置、３１：バ
ス・アウト・レジスタ、３２：タグ・アウト・レ
ジスタ、３３：バス・イン・レジスタ、３４：タ
グ・イン・レジスタ、３５：チヤネル、３６：入
出力制御部。

Claims

【特許請求の範囲】

１入出力制御機構内の複数のレジスタをマイク
ロ・プログラムによりスキヤン・イン、スキヤ
ン・アウトして制御する入出力制御プロセツサに
おいて、入出力制御機構の台数分のモジユールに
それぞれ分割されたコントロール・ストレージお
よびローカル・ストレージと、該コントロール・
ストレージのアクセス・タイムの整数分の１のタ
イム・スライスで上記モジユールを切換える手段
を設け、該モジユール切換え手段により、第１の
マシンサイクルでは、第１のマイクロ命令を実行
すると同時に、第２以降の各マイクロ命令のメモ
リ・アクセスを行い、第２のマシンサイクルで
は、読出された第２のマイクロ命令を実行すると
同時に、第３以降および第１の各マイクロ命令の
メモリ・アクセスを行い、第３のマシンサイクル
では、読出された第３のマイクロ命令を実行する
と同時に、第４以降および第１、第２の各マイク
ロ命令のメモリ・アクセスを行うように、各モジ
ユールを切換えることを特徴とする入出力制御プ
ロセツサ。