JPS5945529A - 端末装置高速制御方式 - Google Patents
端末装置高速制御方式Info
- Publication number
- JPS5945529A JPS5945529A JP15572482A JP15572482A JPS5945529A JP S5945529 A JPS5945529 A JP S5945529A JP 15572482 A JP15572482 A JP 15572482A JP 15572482 A JP15572482 A JP 15572482A JP S5945529 A JPS5945529 A JP S5945529A
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- JP
- Japan
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- terminal
- terminal device
- memory
- processing device
- processing
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は処理装置からの端末装置の制御方式に関する。
従来、処理装置が端末装置を制御する場合には、処理装
置側に端末装置のインターフェース回路を持ち面接端末
装置を制御してい＊、、つまり、処理装置が端末装置に
指令を出す１重合、切１． Ｊ”Ｉ！装置６けヰず端末
インターフェース回路に指貸を匂え、＆ｉｆｎ’末イン
ターフェース回路ｅよその指令に（／（′って端末装置
を駆動する。端末装置しよ１，１１′１４ｔｈＩすされ
ると処ｊＩＩ＋装置の指令内容に基ずく処、理を行ない
、イの後、処理装置に対して端末インターフェース回路
を経由して指令終了報告を返す。この間、処理装置は保
留したままになり、１重な時間を９脅してしまうという
欠点があった。
置側に端末装置のインターフェース回路を持ち面接端末
装置を制御してい＊、、つまり、処理装置が端末装置に
指令を出す１重合、切１． Ｊ”Ｉ！装置６けヰず端末
インターフェース回路に指貸を匂え、＆ｉｆｎ’末イン
ターフェース回路ｅよその指令に（／（′って端末装置
を駆動する。端末装置しよ１，１１′１４ｔｈＩすされ
ると処ｊＩＩ＋装置の指令内容に基ずく処、理を行ない
、イの後、処理装置に対して端末インターフェース回路
を経由して指令終了報告を返す。この間、処理装置は保
留したままになり、１重な時間を９脅してしまうという
欠点があった。
本発明は従来の上べ］２小清に鑑みてなされた本のであ
シ、従って本発明の目的は、従来におりる一ヒ述の欠点
を解決し、処理装置から端末装置へのアクセスタイムを
短くシ、処理装置ｉｆのを昔時間を・なくした新規な端
末高速側径）方式を提ｆ１．することにある。
シ、従って本発明の目的は、従来におりる一ヒ述の欠点
を解決し、処理装置から端末装置へのアクセスタイムを
短くシ、処理装置ｉｆのを昔時間を・なくした新規な端
末高速側径）方式を提ｆ１．することにある。
上記目的を達成する為に、本発明の端末高速！ＩＩＩ御
方式は処理装置べが端末装置を制御する方式において、
処理装置と端末装置との間に端末制御装置を備え、該端
末制御装置は、ｈ’Ｊ ＃Ｌ処Ｔ１１！装置ｎのメモリ
バスと接続してインターフェースする部分と、ｍｌ記端
末装置とのインターフェース部分と、前記端末装置の状
態を自律走査する部分と、その走査結果を蓄積するメモ
リ部分とを備えておシ、前記処理装置は、メモリアクセ
ス速度で前記端末制御装置に書込み要求を与え、又メモ
リアクセス速度で前記端末装置の状態を前記メモリ部分
より読み出せるように構成されている。
方式は処理装置べが端末装置を制御する方式において、
処理装置と端末装置との間に端末制御装置を備え、該端
末制御装置は、ｈ’Ｊ ＃Ｌ処Ｔ１１！装置ｎのメモリ
バスと接続してインターフェースする部分と、ｍｌ記端
末装置とのインターフェース部分と、前記端末装置の状
態を自律走査する部分と、その走査結果を蓄積するメモ
リ部分とを備えておシ、前記処理装置は、メモリアクセ
ス速度で前記端末制御装置に書込み要求を与え、又メモ
リアクセス速度で前記端末装置の状態を前記メモリ部分
より読み出せるように構成されている。
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
図は本発明の一実施例、を示すブロック摺成図である。
図において、本発明の一実施例は、処理装置１、端末制
御装置２及び端末装置３よ多構成されている。ここで、
本発明の要部である端末制御装置２は、メモリバスとの
インターンエース部ｈ１端末装置とのインターフェース
部２ｂ、自律走査部２ｃ及びメモリ部２ｄを内蔵してい
る。ここで用いられているインターフェース部２ａ、２
ｂは、インターフェース機能の他にメモリ機能及び処理
装置１、端末装＠３との間で制御する制御轡能をも兼ね
備えているものとする。
御装置２及び端末装置３よ多構成されている。ここで、
本発明の要部である端末制御装置２は、メモリバスとの
インターンエース部ｈ１端末装置とのインターフェース
部２ｂ、自律走査部２ｃ及びメモリ部２ｄを内蔵してい
る。ここで用いられているインターフェース部２ａ、２
ｂは、インターフェース機能の他にメモリ機能及び処理
装置１、端末装＠３との間で制御する制御轡能をも兼ね
備えているものとする。
処理装置へ１が端末装置３ヘライトメーダを送出する場
合に１よ、才ず、メモリバス−インターフェース部２ａ
に対してメモリ書込メーダを送出する。この時、メモリ
アドレスが端末制御装置２で指定されているアドレスと
一致すると、−ｆンクーフ−７，−ス部２ａはデータを
ランチする。処理装ｆＮ、 １． ｉｔ ？′にいて他
の処理へ移るが、端末制御装９’ｆ ２は受（Ｍ した
データを端末装％’ｆインターフェース部２ｈを介［２
て端末装ｍ３へ端末装置３との間で取り決めらｉまたｇ
ｔｌ）作に（ｉ（ツて送出する。「＾１、（ｔｙ＞ テ
・−ｐ ｒＪ ｉ′Ｉ：Ｍ ＋’ｌ’；買３への指令ツ
メ−マットに一致しでいる。
合に１よ、才ず、メモリバス−インターフェース部２ａ
に対してメモリ書込メーダを送出する。この時、メモリ
アドレスが端末制御装置２で指定されているアドレスと
一致すると、−ｆンクーフ−７，−ス部２ａはデータを
ランチする。処理装ｆＮ、 １． ｉｔ ？′にいて他
の処理へ移るが、端末制御装９’ｆ ２は受（Ｍ した
データを端末装％’ｆインターフェース部２ｈを介［２
て端末装ｍ３へ端末装置３との間で取り決めらｉまたｇ
ｔｌ）作に（ｉ（ツて送出する。「＾１、（ｔｙ＞ テ
・−ｐ ｒＪ ｉ′Ｉ：Ｍ ＋’ｌ’；買３への指令ツ
メ−マットに一致しでいる。
又、自律走査部２０シ」、一定置間で端末装置３の状態
を走査している。走査指令ｌｌ−，ｌ、端末装置）’Ｌ
′インターフェース部２ｂを介して端末装置３へ送られ
、端末装［３はこの指令を受けると、端末装置Ｎの状態
データを端末装置インターフェースｆ＠１２ｈへ送り返
す。
を走査している。走査指令ｌｌ−，ｌ、端末装置）’Ｌ
′インターフェース部２ｂを介して端末装置３へ送られ
、端末装［３はこの指令を受けると、端末装置Ｎの状態
データを端末装置インターフェースｆ＠１２ｈへ送り返
す。
自律走査部２ｃは、ＩＶＪ記受個データつま他端末装置
３の状態をメモリ部２ｄへ蓄積する。この為に、゛メモ
リ部２ｄは爽新されて常に最新の端末装置べ３の状態を
蓄積していることになる。
３の状態をメモリ部２ｄへ蓄積する。この為に、゛メモ
リ部２ｄは爽新されて常に最新の端末装置べ３の状態を
蓄積していることになる。
処理装置１が端末装［３の状態を読み出したい場合には
、メモリバスインターフェース部２Ｆ１に対してメモリ
読出しメーダを送出する。この時メモリアドレスが端末
制御装置２で指定されているアドレスと一致すると、イ
ンターフェース部２ａはメモリ部２ｄの内容をデータバ
ス上に乗せる。処理装置１はデータバス上のデータつま
りメモリ部２ｄの内容を引き取る。この様にして処理装
＠１は端末装置ｉ＜ ３の状態を知るとζが出来る。
、メモリバスインターフェース部２Ｆ１に対してメモリ
読出しメーダを送出する。この時メモリアドレスが端末
制御装置２で指定されているアドレスと一致すると、イ
ンターフェース部２ａはメモリ部２ｄの内容をデータバ
ス上に乗せる。処理装置１はデータバス上のデータつま
りメモリ部２ｄの内容を引き取る。この様にして処理装
＠１は端末装置ｉ＜ ３の状態を知るとζが出来る。
以上本発明の構成と作用をその良好な一実施例について
説明したが、それは単なる例示的なものであり、こむで
説明された実施例によってのみ本願発明が限定されるも
のでないことは勿論である。
説明したが、それは単なる例示的なものであり、こむで
説明された実施例によってのみ本願発明が限定されるも
のでないことは勿論である。
以上の様に、本発明によれば、端末制御装置を処理装置
と端末装置との間におき、端末制御装置にメモリと同一
インターフェースを持つ回路を処理装置側に備え、前記
端末制御装置内部に端末装置の状態を自律走査してメモ
リに蓄積する回路を備えたことにより処理装置はアクセ
スタイムの長い端末装置；りへのデータ肖込諸・）６び
６ｉｒ、み出１．’を端末制御装置ｉ’ｌとインターソ
ークし゛乙メモリノ゛クセス凍度で行なえる様にＦｆ’
ｉ成しｆｒから、処理！７５１白かＣ，ｆｌ。
と端末装置との間におき、端末制御装置にメモリと同一
インターフェースを持つ回路を処理装置側に備え、前記
端末制御装置内部に端末装置の状態を自律走査してメモ
リに蓄積する回路を備えたことにより処理装置はアクセ
スタイムの長い端末装置；りへのデータ肖込諸・）６び
６ｉｒ、み出１．’を端末制御装置ｉ’ｌとインターソ
ークし゛乙メモリノ゛クセス凍度で行なえる様にＦｆ’
ｉ成しｆｒから、処理！７５１白かＣ，ｆｌ。
て端末装置があたかもメモリ部で同じ」、う番とり２啼
２、処理装置の負↑Ｌ４宛軽減さ一ヒる幼果を有する。
２、処理装置の負↑Ｌ４宛軽減さ一ヒる幼果を有する。
図をよ本発明の一実施例を示Ｊグロック（ｈ成図？Ｚあ
る。 ■・・・処■ｉ装置、２・・・端末制御装置ｒ’＋、２
ａ・會Φメモリバスインターフェース部、２ｂ−・・端
末装置インターフェース部、２ｃｍ・・自律７１′に部
、２ｄ−・・メモリ部、３・９・端末装Ｖｉ７＋特許出
顯メ ロ木屯Ｑｔ件式会社
る。 ■・・・処■ｉ装置、２・・・端末制御装置ｒ’＋、２
ａ・會Φメモリバスインターフェース部、２ｂ−・・端
末装置インターフェース部、２ｃｍ・・自律７１′に部
、２ｄ−・・メモリ部、３・９・端末装Ｖｉ７＋特許出
顯メ ロ木屯Ｑｔ件式会社
Claims (1)
- 処理装置が端末装置を制御する方式において、処理装置
と端末装置との間に端末制御用装置を備え、該端末制御
装置は前記処理装置のメモリバスに接続されてインター
フェースする部分と、前記端末装置とのインターフェー
ス部分と、前記端末装置の状態を自律走査する部分と、
その走査結果を蓄積するメモリ部分とを備えており、前
記処理装置は、メモリアクセス速度で前記端末制御装置
に書込み要求を与え、又メモリアクセス速度で端末装置
の状態を前記メモリ部分よシ読み出せることを特徴とす
る端末装置高速制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15572482A JPS5945529A (ja) | 1982-09-06 | 1982-09-06 | 端末装置高速制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15572482A JPS5945529A (ja) | 1982-09-06 | 1982-09-06 | 端末装置高速制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5945529A true JPS5945529A (ja) | 1984-03-14 |
Family
ID=15612077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15572482A Pending JPS5945529A (ja) | 1982-09-06 | 1982-09-06 | 端末装置高速制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5945529A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040047A (ja) * | 1973-08-14 | 1975-04-12 | ||
| JPS5174538A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS52130252A (en) * | 1976-04-24 | 1977-11-01 | Meidensha Electric Mfg Co Ltd | Digital control unit |
| JPS55143635A (en) * | 1979-04-24 | 1980-11-10 | Nec Corp | Input-output controller |
| JPS5697130A (en) * | 1979-12-29 | 1981-08-05 | Hitachi Ltd | Input and output control processor |
-
1982
- 1982-09-06 JP JP15572482A patent/JPS5945529A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040047A (ja) * | 1973-08-14 | 1975-04-12 | ||
| JPS5174538A (ja) * | 1974-12-25 | 1976-06-28 | Hitachi Ltd | |
| JPS52130252A (en) * | 1976-04-24 | 1977-11-01 | Meidensha Electric Mfg Co Ltd | Digital control unit |
| JPS55143635A (en) * | 1979-04-24 | 1980-11-10 | Nec Corp | Input-output controller |
| JPS5697130A (en) * | 1979-12-29 | 1981-08-05 | Hitachi Ltd | Input and output control processor |
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