JPH09128030A - 数値制御装置の高速化方法 - Google Patents
数値制御装置の高速化方法Info
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- JPH09128030A JPH09128030A JP30373695A JP30373695A JPH09128030A JP H09128030 A JPH09128030 A JP H09128030A JP 30373695 A JP30373695 A JP 30373695A JP 30373695 A JP30373695 A JP 30373695A JP H09128030 A JPH09128030 A JP H09128030A
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Abstract
(57)【要約】
【課題】 共有ＲＡＭからのデータの読み出しを高速化
することができる数値制御装置の高速化方法を提供す
る。 【解決手段】 ＤＭＡ回路を備え、プロセッサと共有Ｒ
ＡＭとの間のデータの受渡し行う数値制御装置におい
て、ＤＭＡ回路は割込みにより起動して、共有ＲＡＭと
バッファとの間でデータの受渡しを行い、プロセッサは
バッファとの間でデータの受渡しを行うことによって、
数値制御装置におけるプロセッサとサーボ回路の間のデ
ータの受渡しを許容信号を用いることなく行ってデータ
の受渡しを高速化する。
することができる数値制御装置の高速化方法を提供す
る。 【解決手段】 ＤＭＡ回路を備え、プロセッサと共有Ｒ
ＡＭとの間のデータの受渡し行う数値制御装置におい
て、ＤＭＡ回路は割込みにより起動して、共有ＲＡＭと
バッファとの間でデータの受渡しを行い、プロセッサは
バッファとの間でデータの受渡しを行うことによって、
数値制御装置におけるプロセッサとサーボ回路の間のデ
ータの受渡しを許容信号を用いることなく行ってデータ
の受渡しを高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は、数値制御装置に関
し、数値制御装置におけるプロセッサとサーボ回路の間
のデータの受渡しを高速化する方法に関する。
し、数値制御装置におけるプロセッサとサーボ回路の間
のデータの受渡しを高速化する方法に関する。
【０００２】
【従来の技術】数値制御装置によって工作機械を駆動す
るには、数値制御装置と機械側との間で信号の授受を行
う必要がある。図９は数値制御装置の制御系の要部ブロ
ック図である。図９中、５１は工作機械にあっては該工
作機械を制御する数値制御装置、ロボットにあっては該
ロボットを制御する数値制御装置である。５２は数値制
御装置５１のプロセッサとデジタルサーボ回路５３のプ
ロセッサとが共にアクセスでき、データの交換を行うた
めの不揮発性ＲＡＭで構成される共有ＲＡＭである。デ
ジタルサーボ回路５３はプロセッサ，ＲＯＭ，ＲＡＭ等
で構成され、サーボモータ５５の位置，速度，電流制御
のサーボ制御を行う。サーボモータ５５の位置と速度は
エンコーダ５６および位置検出器５７からの位置，速度
フィードバック信号はデジタルサーボ回路５３にフィー
ドバックされている。
るには、数値制御装置と機械側との間で信号の授受を行
う必要がある。図９は数値制御装置の制御系の要部ブロ
ック図である。図９中、５１は工作機械にあっては該工
作機械を制御する数値制御装置、ロボットにあっては該
ロボットを制御する数値制御装置である。５２は数値制
御装置５１のプロセッサとデジタルサーボ回路５３のプ
ロセッサとが共にアクセスでき、データの交換を行うた
めの不揮発性ＲＡＭで構成される共有ＲＡＭである。デ
ジタルサーボ回路５３はプロセッサ，ＲＯＭ，ＲＡＭ等
で構成され、サーボモータ５５の位置，速度，電流制御
のサーボ制御を行う。サーボモータ５５の位置と速度は
エンコーダ５６および位置検出器５７からの位置，速度
フィードバック信号はデジタルサーボ回路５３にフィー
ドバックされている。
【０００３】数値制御装置５１とデジタルサーボ回路５
３との間のデータの授受は、共有ＲＡＭ５２を介して行
われる。図１０は該データの受渡し状態を説明する概略
ブロック図である。数値制御装置５１と共有ＲＡＭ５２
との間では、数値制御装置５１から共有ＲＡＭ５２に対
してデータの書込みが行われ（図１０中の破線）、共有
ＲＡＭ５２から数値制御装置５１に対してデータの読み
出し（図１０中の実線）が行われる。また、機械側のデ
ジタルサーボ回路５３と共有ＲＡＭ５２との間では、デ
ジタルサーボ回路５３から共有ＲＡＭ５２に対してデー
タの書込みが行われ（図１０中の破線）、共有ＲＡＭ５
２からデジタルサーボ回路５３に対してデータの読み出
し（図１０中の実線）が行われる。
３との間のデータの授受は、共有ＲＡＭ５２を介して行
われる。図１０は該データの受渡し状態を説明する概略
ブロック図である。数値制御装置５１と共有ＲＡＭ５２
との間では、数値制御装置５１から共有ＲＡＭ５２に対
してデータの書込みが行われ（図１０中の破線）、共有
ＲＡＭ５２から数値制御装置５１に対してデータの読み
出し（図１０中の実線）が行われる。また、機械側のデ
ジタルサーボ回路５３と共有ＲＡＭ５２との間では、デ
ジタルサーボ回路５３から共有ＲＡＭ５２に対してデー
タの書込みが行われ（図１０中の破線）、共有ＲＡＭ５
２からデジタルサーボ回路５３に対してデータの読み出
し（図１０中の実線）が行われる。
【０００４】このような構成において、数値制御装置５
１側とデジタルサーボ回路５３との間では、通常の制御
のための通信を行うとともに、一定周期毎に割込み処理
を行い、この割込み処理によって共有ＲＡＭにアクセス
し、データの書込みおよび読み出しを行うことによって
データの受渡しを行っている。数値制御装置５１は、こ
の割込み処理によって各サーボの位置データ等のデータ
の受け取りや移動指令等の送信を行う。
１側とデジタルサーボ回路５３との間では、通常の制御
のための通信を行うとともに、一定周期毎に割込み処理
を行い、この割込み処理によって共有ＲＡＭにアクセス
し、データの書込みおよび読み出しを行うことによって
データの受渡しを行っている。数値制御装置５１は、こ
の割込み処理によって各サーボの位置データ等のデータ
の受け取りや移動指令等の送信を行う。
【０００５】
【発明が解決しようとする課題】従来の数値制御装置で
は、共有ＲＡＭに対するアクセスを高速化することがで
きず、そのため制御の高速化が難しいという問題があ
る。
は、共有ＲＡＭに対するアクセスを高速化することがで
きず、そのため制御の高速化が難しいという問題があ
る。
【０００６】数値制御装置において、共有ＲＡＭはデー
タの受渡しのために数値制御装置側とデジタルサーボ回
路の両方からのアクセスを受ける。しかしながら、共有
ＲＡＭは同時に２つのアクセスを受けることができない
ため、調停回路によって優先順位を定めて片側ずつアク
セスを行っている。共有ＲＡＭのアクセスの高速化は、
書込み処理についてはライトバッファを使用することに
よって実現することが可能である。図１１はライトバッ
ファを用いた書込みの手順を説明するめの図である。図
１１において、数値制御装置５１と共有ＲＡＭ５２との
間、およびデジタルサーボ回路５３と共有ＲＡＭ５２と
の間には、それぞれライトバッファ１１，１３を設け
る。数値制御装置５１から共有ＲＡＭ５２にデータを書
込むには、数値制御装置５１からライトバッファ１１に
データを書込み（図１１（ａ）中のａ１）、その後、ラ
イトバッファ１１からデータを読み出した後、共有ＲＡ
Ｍ５２にデータを書込む（図１１（ｂ）中のａ２）。こ
の共有ＲＡＭ５２へのａ２のデータの書込み中に、デジ
タルサーボ回路５３からライトバッファ１３にデータを
書込んでおく（図１１（ｂ）中のｂ１）。
タの受渡しのために数値制御装置側とデジタルサーボ回
路の両方からのアクセスを受ける。しかしながら、共有
ＲＡＭは同時に２つのアクセスを受けることができない
ため、調停回路によって優先順位を定めて片側ずつアク
セスを行っている。共有ＲＡＭのアクセスの高速化は、
書込み処理についてはライトバッファを使用することに
よって実現することが可能である。図１１はライトバッ
ファを用いた書込みの手順を説明するめの図である。図
１１において、数値制御装置５１と共有ＲＡＭ５２との
間、およびデジタルサーボ回路５３と共有ＲＡＭ５２と
の間には、それぞれライトバッファ１１，１３を設け
る。数値制御装置５１から共有ＲＡＭ５２にデータを書
込むには、数値制御装置５１からライトバッファ１１に
データを書込み（図１１（ａ）中のａ１）、その後、ラ
イトバッファ１１からデータを読み出した後、共有ＲＡ
Ｍ５２にデータを書込む（図１１（ｂ）中のａ２）。こ
の共有ＲＡＭ５２へのａ２のデータの書込み中に、デジ
タルサーボ回路５３からライトバッファ１３にデータを
書込んでおく（図１１（ｂ）中のｂ１）。
【０００７】次に、ライトバッファ１３から共有ＲＡＭ
５２にデータを書込みながら（図１１（ｃ）中のｂ
２）、数値制御装置５１からライトバッファ１１へのデ
ータの書込みを行う（図１１（ｂ）中のａ３）。その
後、図１１（ｂ）と同様にライトバッファ１１から共有
ＲＡＭ５２への書込み（図１１（ｄ）中のａ４）を行う
とともに、デジタルサーボ回路５３からライトバッファ
１３への書込み（図１１（ｃ）中のｂ３）を行う。
５２にデータを書込みながら（図１１（ｃ）中のｂ
２）、数値制御装置５１からライトバッファ１１へのデ
ータの書込みを行う（図１１（ｂ）中のａ３）。その
後、図１１（ｂ）と同様にライトバッファ１１から共有
ＲＡＭ５２への書込み（図１１（ｄ）中のａ４）を行う
とともに、デジタルサーボ回路５３からライトバッファ
１３への書込み（図１１（ｃ）中のｂ３）を行う。
【０００８】これに対して、図１２に示すように、共有
ＲＡＭからのデータの読み出しを行う場合には、数値制
御装置５１あるいはデジタルサーボ回路５３から共有Ｒ
ＡＭ５２に対して読み出し要求信号を出力し、この要求
信号を調停回路で調停した後、読み出しを許可する許可
信号によって共有ＲＡＭ５２からデータの読み出しを行
う。図６（ｅ）は従来の割込み処理のタイミングチャー
トであり、共有ＲＡＭからの読み出しの割込み処理を行
う場合を示している。従来の割込み処理では、割込み信
号を受けて割り込み処理を行うまでの一定時間の間現在
の処理を行った後、割込み処理の要求を受け、該要求を
許可する信号を送信した後に割込み処理を行い、この割
り込み処理の中で共有ＲＡＭの読み出しを行う。読み出
しは、読み出し要求を出し、調停回路の許可を得て行
う。
ＲＡＭからのデータの読み出しを行う場合には、数値制
御装置５１あるいはデジタルサーボ回路５３から共有Ｒ
ＡＭ５２に対して読み出し要求信号を出力し、この要求
信号を調停回路で調停した後、読み出しを許可する許可
信号によって共有ＲＡＭ５２からデータの読み出しを行
う。図６（ｅ）は従来の割込み処理のタイミングチャー
トであり、共有ＲＡＭからの読み出しの割込み処理を行
う場合を示している。従来の割込み処理では、割込み信
号を受けて割り込み処理を行うまでの一定時間の間現在
の処理を行った後、割込み処理の要求を受け、該要求を
許可する信号を送信した後に割込み処理を行い、この割
り込み処理の中で共有ＲＡＭの読み出しを行う。読み出
しは、読み出し要求を出し、調停回路の許可を得て行
う。
【０００９】そこで、本発明は前記した従来の問題点を
解決して、数値制御装置において、共有ＲＡＭからのデ
ータの読み出しを高速化することができる数値制御装置
の高速化方法を提供することを目的とする。
解決して、数値制御装置において、共有ＲＡＭからのデ
ータの読み出しを高速化することができる数値制御装置
の高速化方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、ＤＭＡ回路を
備え、プロセッサと共有ＲＡＭとの間のデータの受渡し
行う数値制御装置において、ＤＭＡ回路は割込みにより
起動して、共有ＲＡＭとバッファとの間でデータの受渡
しを行い、プロセッサはバッファとの間でデータの受渡
しを行うことによって、数値制御装置におけるプロセッ
サとサーボ回路の間のデータの受渡しを許容信号を用い
ることなく行ってデータの受渡しを高速化する。
備え、プロセッサと共有ＲＡＭとの間のデータの受渡し
行う数値制御装置において、ＤＭＡ回路は割込みにより
起動して、共有ＲＡＭとバッファとの間でデータの受渡
しを行い、プロセッサはバッファとの間でデータの受渡
しを行うことによって、数値制御装置におけるプロセッ
サとサーボ回路の間のデータの受渡しを許容信号を用い
ることなく行ってデータの受渡しを高速化する。
【００１１】共有ＲＡＭとバッファとの間におけるデー
タの受渡しにおいて、共有ＲＡＭ内のデータの位置はＤ
ＭＡ回路が発生するアドレスを用いて特定することがで
きる。
タの受渡しにおいて、共有ＲＡＭ内のデータの位置はＤ
ＭＡ回路が発生するアドレスを用いて特定することがで
きる。
【００１２】また、本発明は、ＤＭＡ回路を備え、プロ
セッサと共有ＲＡＭとの間のデータの受渡し行う数値制
御装置において、ＤＭＡ回路は割込みにより起動して、
共有ＲＡＭからリードバッファにデータを取り出して格
納し、プロセッサはリードバッファからデータを読み出
すことによって、数値制御装置において共有ＲＡＭから
プロセッサへのデータの読み出しを許容信号を用いるこ
となく行って、データの読み出しを高速化する。なお、
共有ＲＡＭからリードバッファへのデータの取り出し
は、プロセッサからＤＭＡ回路中に格納したアドレスに
より行うことができる。
セッサと共有ＲＡＭとの間のデータの受渡し行う数値制
御装置において、ＤＭＡ回路は割込みにより起動して、
共有ＲＡＭからリードバッファにデータを取り出して格
納し、プロセッサはリードバッファからデータを読み出
すことによって、数値制御装置において共有ＲＡＭから
プロセッサへのデータの読み出しを許容信号を用いるこ
となく行って、データの読み出しを高速化する。なお、
共有ＲＡＭからリードバッファへのデータの取り出し
は、プロセッサからＤＭＡ回路中に格納したアドレスに
より行うことができる。
【００１３】本発明におけるＤＭＡ回路は、プロセッサ
を介することなく共有ＲＡＭとバッファとの間のデータ
の受渡しを行う回路であり、プロセッサ等が発する割込
みによって該回路の機能の駆動を開始する。
を介することなく共有ＲＡＭとバッファとの間のデータ
の受渡しを行う回路であり、プロセッサ等が発する割込
みによって該回路の機能の駆動を開始する。
【００１４】数値制御装置あるいはサーボ回路中のプロ
セッサが本発明の方法を適用して共有ＲＡＭに格納され
ているデータを読み出す場合には、ＤＭＡ回路は割込み
信号の受信した後、ＤＭＡ回路中のアドレス領域からプ
ロセッサが読み出し要求するデータのアドレスを出力
し、このアドレスに基づいてデータを取り出してリード
バッファに格納する。この処理は、プロセッサの処理を
要することなくＤＭＡ回路の機能によって行われ、プロ
セッサとの信号の授受を省くことができ、処理の高速化
に寄与することになる。その後、プロセッサはこのリー
ドバッファからデータを読み出す。
セッサが本発明の方法を適用して共有ＲＡＭに格納され
ているデータを読み出す場合には、ＤＭＡ回路は割込み
信号の受信した後、ＤＭＡ回路中のアドレス領域からプ
ロセッサが読み出し要求するデータのアドレスを出力
し、このアドレスに基づいてデータを取り出してリード
バッファに格納する。この処理は、プロセッサの処理を
要することなくＤＭＡ回路の機能によって行われ、プロ
セッサとの信号の授受を省くことができ、処理の高速化
に寄与することになる。その後、プロセッサはこのリー
ドバッファからデータを読み出す。
【００１５】これによって、本発明の方法はプロセッサ
と共有ＲＡＭとの間の手続きを一部省くことができ、処
理を高速化することができる。
と共有ＲＡＭとの間の手続きを一部省くことができ、処
理を高速化することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照しながら詳細に説明する。図１は本発明の高速化方
法を適用する数値制御装置の制御系の要部ブロック図で
ある。図１中、１は工作機械にあっては該工作機械を制
御する数値制御装置、ロボットにあっては該ロボットを
制御する数値制御装置である。２は数値制御装置１のプ
ロセッサとデジタルサーボ回路３のプロセッサとが共に
アクセスでき、データの交換を行うための不揮発性ＲＡ
Ｍで構成される共有ＲＡＭである。デジタルサーボ回路
３はプロセッサ，ＲＯＭ，ＲＡＭ等で構成され、サーボ
モータ位置，速度，電流制御のサーボ制御を行う。数値
制御装置１とデジタルサーボ回路３との間のデータの授
受は、共有ＲＡＭ２を介して行う。
参照しながら詳細に説明する。図１は本発明の高速化方
法を適用する数値制御装置の制御系の要部ブロック図で
ある。図１中、１は工作機械にあっては該工作機械を制
御する数値制御装置、ロボットにあっては該ロボットを
制御する数値制御装置である。２は数値制御装置１のプ
ロセッサとデジタルサーボ回路３のプロセッサとが共に
アクセスでき、データの交換を行うための不揮発性ＲＡ
Ｍで構成される共有ＲＡＭである。デジタルサーボ回路
３はプロセッサ，ＲＯＭ，ＲＡＭ等で構成され、サーボ
モータ位置，速度，電流制御のサーボ制御を行う。数値
制御装置１とデジタルサーボ回路３との間のデータの授
受は、共有ＲＡＭ２を介して行う。
【００１７】本発明の数値制御装置１は調停／ＤＭＡ回
路４を備え、調停回路は数値制御装置１とデジタルサー
ボ回路３との間の共有ＲＡＭ２に対する処理の調停を行
い、ＤＭＡ回路は共有ＲＡＭとバッファとの間のデータ
の受渡しを、数値制御装置１やデジタルサーボ回路３の
プロセッサを介することなく行う。このＤＭＡ回路の機
能の開始は割込み信号によって行う。調停／ＤＭＡ回路
４中には、共有ＲＡＭ２に対する書込み，読み出しに使
用するアドレスを格納する数値制御装置用アドレス領
域，サーボ回路用アドレス領域を備えている。
路４を備え、調停回路は数値制御装置１とデジタルサー
ボ回路３との間の共有ＲＡＭ２に対する処理の調停を行
い、ＤＭＡ回路は共有ＲＡＭとバッファとの間のデータ
の受渡しを、数値制御装置１やデジタルサーボ回路３の
プロセッサを介することなく行う。このＤＭＡ回路の機
能の開始は割込み信号によって行う。調停／ＤＭＡ回路
４中には、共有ＲＡＭ２に対する書込み，読み出しに使
用するアドレスを格納する数値制御装置用アドレス領
域，サーボ回路用アドレス領域を備えている。
【００１８】また、ライトバッファ１１は数値制御装置
１から共有ＲＡＭ２へのデータの書込みの際に使用する
バッファであり、リードバッファ１２は数値制御装置１
から共有ＲＡＭ２へのデータの読み出しの際に使用する
バッファである。また、同様に、ライトバッファ１３は
デジタルサーボ回路３から共有ＲＡＭ２へのデータの書
込みの際に使用するバッファであり、リードバッファ１
４はデジタルサーボ回路３から共有ＲＡＭ２へのデータ
の読み出しの際に使用するバッファである。
１から共有ＲＡＭ２へのデータの書込みの際に使用する
バッファであり、リードバッファ１２は数値制御装置１
から共有ＲＡＭ２へのデータの読み出しの際に使用する
バッファである。また、同様に、ライトバッファ１３は
デジタルサーボ回路３から共有ＲＡＭ２へのデータの書
込みの際に使用するバッファであり、リードバッファ１
４はデジタルサーボ回路３から共有ＲＡＭ２へのデータ
の読み出しの際に使用するバッファである。
【００１９】なお、図１では、アドレスやデータに関す
るデータ信号は破線で示し、割込み信号，調停信号，要
求信号等の制御信号は実線で示している。
るデータ信号は破線で示し、割込み信号，調停信号，要
求信号等の制御信号は実線で示している。
【００２０】次に、本発明の高速化方法を適用する数値
制御装置の制御系の動作手順を、読み出し動作および書
込み動作を例として説明する。
制御装置の制御系の動作手順を、読み出し動作および書
込み動作を例として説明する。
【００２１】（読み出し動作）：はじめに、読み出し動
作について説明する。図２は本発明の高速化方法を適用
する数値制御装置の制御系の読み出し動作のフローチャ
ートであり、図３，４，５は本発明の高速化方法を適用
する数値制御装置の制御系の読み出し動作を説明するた
めのブロック線図であり、図６は本発明の高速化方法を
適用する数値制御装置の制御系の読み出し動作を説明す
るためのタイミングチャートである。以下、図２のフロ
ーチャートに従って説明する。
作について説明する。図２は本発明の高速化方法を適用
する数値制御装置の制御系の読み出し動作のフローチャ
ートであり、図３，４，５は本発明の高速化方法を適用
する数値制御装置の制御系の読み出し動作を説明するた
めのブロック線図であり、図６は本発明の高速化方法を
適用する数値制御装置の制御系の読み出し動作を説明す
るためのタイミングチャートである。以下、図２のフロ
ーチャートに従って説明する。
【００２２】ステップＳ１：数値制御装置１は通常の制
御処理（図６（ｂ）中の現在の処理に対応）を行うとと
もに、所定の一定周期毎に割込み処理を行う。この割込
み処理は、数値制御装置１あるいはその他の装置によっ
て一定周期毎に形成される割込み信号をトリガーとして
行われる（図６（ａ））。なお、図３中の割込み信号ａ
は他の装置から形成される場合を示している。
御処理（図６（ｂ）中の現在の処理に対応）を行うとと
もに、所定の一定周期毎に割込み処理を行う。この割込
み処理は、数値制御装置１あるいはその他の装置によっ
て一定周期毎に形成される割込み信号をトリガーとして
行われる（図６（ａ））。なお、図３中の割込み信号ａ
は他の装置から形成される場合を示している。
【００２３】ステップＳ２：調停／ＤＭＡ回路４中のＤ
ＭＡ回路は、数値制御装置１のプロセッサから独立して
処理を行うＤＭＡ処理（図６（ｃ））による共有ＲＡＭ
２の制御を行う。
ＭＡ回路は、数値制御装置１のプロセッサから独立して
処理を行うＤＭＡ処理（図６（ｃ））による共有ＲＡＭ
２の制御を行う。
【００２４】以下、ステップＳ２，３，４によりＤＭＡ
回路が行うＤＭＡ処理（図６（ｃ））を説明する。
回路が行うＤＭＡ処理（図６（ｃ））を説明する。
【００２５】ＤＭＡ回路中の数値制御装置用アドレス領
域には読み出しアドレスが格納されている。このアドレ
スは共有ＲＡＭ２から読み出すデータを特定するための
アドレスであり、ＤＭＡ回路中の数値制御装置用アドレ
ス領域に対してアドレスを格納することによって、ＤＭ
Ａ回路による読み出しを数値制御装置１によらずに行う
ことができる。アドレスは、数値制御装置１からのデー
タ線を介してＤＭＡ回路にあらかじめ送られている（図
３のｃ）。なお、このアドレスは電源投入時に初期化さ
れている。
域には読み出しアドレスが格納されている。このアドレ
スは共有ＲＡＭ２から読み出すデータを特定するための
アドレスであり、ＤＭＡ回路中の数値制御装置用アドレ
ス領域に対してアドレスを格納することによって、ＤＭ
Ａ回路による読み出しを数値制御装置１によらずに行う
ことができる。アドレスは、数値制御装置１からのデー
タ線を介してＤＭＡ回路にあらかじめ送られている（図
３のｃ）。なお、このアドレスは電源投入時に初期化さ
れている。
【００２６】ステップＳ２，３：ＤＭＡ回路は、アドレ
スを共有ＲＡＭ２に送るとともに（図３のｄ）、共有Ｒ
ＡＭ２に読み出し信号を送る（図３のｅ）。
スを共有ＲＡＭ２に送るとともに（図３のｄ）、共有Ｒ
ＡＭ２に読み出し信号を送る（図３のｅ）。
【００２７】ステップＳ４：前記ステップＳ２，３で送
られたアドレスに応じて共有ＲＡＭ２中のデータを取り
出し、該データをリードバッファ１２に送る（図３の
ｆ）。これによって、ＤＭＡ回路は割り込み信号によっ
て共有ＲＡＭ２中のデータをリードバッファ１２に移動
させる。このとき、数値制御装置は割り込み処理を行う
ための処理を行っている（図６中の（ａ），（ｂ），
（ｃ））。
られたアドレスに応じて共有ＲＡＭ２中のデータを取り
出し、該データをリードバッファ１２に送る（図３の
ｆ）。これによって、ＤＭＡ回路は割り込み信号によっ
て共有ＲＡＭ２中のデータをリードバッファ１２に移動
させる。このとき、数値制御装置は割り込み処理を行う
ための処理を行っている（図６中の（ａ），（ｂ），
（ｃ））。
【００２８】ステップＳ６：数値制御装置１がデータを
読み出すときには、すでにＤＭＡ処理によってデータは
共有ＲＡＭからリードバッファに移されているため、リ
ードバッファ上のデータの読み出しにより行うことがで
きる。これによって、調停のための待ち時間を要しない
ため、共有ＲＡＭからデータを読み出す場合よりも高速
で読み出すことができる（図６（ｄ）および図６
（ｅ））。
読み出すときには、すでにＤＭＡ処理によってデータは
共有ＲＡＭからリードバッファに移されているため、リ
ードバッファ上のデータの読み出しにより行うことがで
きる。これによって、調停のための待ち時間を要しない
ため、共有ＲＡＭからデータを読み出す場合よりも高速
で読み出すことができる（図６（ｄ）および図６
（ｅ））。
【００２９】デジタルサーボ回路３側からの読み出し処
理は、図３中のａ〜ｆおよび図４中のｇ，ｈに対応する
図４中のｉ〜ｌおよび図５中のｍ，ｎの手順により行う
ことができる。なお、図４中のｉ〜ｌおよび図５中の
ｍ，ｎの手順については説明を省略する。
理は、図３中のａ〜ｆおよび図４中のｇ，ｈに対応する
図４中のｉ〜ｌおよび図５中のｍ，ｎの手順により行う
ことができる。なお、図４中のｉ〜ｌおよび図５中の
ｍ，ｎの手順については説明を省略する。
【００３０】（書込み動作）：次に、書込み動作の概略
について説明する。図７は数値制御装置の制御系の書込
み動作のタイミングチャートであり、図８は本発明の高
速化方法を適用する数値制御装置の制御系の書込み動作
を説明するためのブロック線図である。
について説明する。図７は数値制御装置の制御系の書込
み動作のタイミングチャートであり、図８は本発明の高
速化方法を適用する数値制御装置の制御系の書込み動作
を説明するためのブロック線図である。
【００３１】書込み要求が発生すると（図７（ａ）およ
び図８中のａ）、ライトバッファは書込み要求をトリガ
ーとしてアドレスとデータを取り込む（図７（ｂ）およ
び図８中のｂ，ｃ））。また、この取込み処理が終了す
ると、調停／ＤＭＡ回路４は数値制御装置１に書込み完
了の通知を行う（図８中のｄ）。
び図８中のａ）、ライトバッファは書込み要求をトリガ
ーとしてアドレスとデータを取り込む（図７（ｂ）およ
び図８中のｂ，ｃ））。また、この取込み処理が終了す
ると、調停／ＤＭＡ回路４は数値制御装置１に書込み完
了の通知を行う（図８中のｄ）。
【００３２】その後、調停／ＤＭＡ回路４中のＤＭＡは
書込み要求を出すとともに、調停回路の許可信号が出力
されると（図８中のｅ）、ライトバッファ１１はアドレ
スとデータを共有ＲＡＭ２に送るとともに（図８中の
ｇ，ｈ）、ＤＭＡ回路からの書込み信号（図８中のｆ）
によって共有ＲＡＭ２への書込みを行う（図７
（ｅ））。これによって、書込み要求をトリガーとして
書込み処理が行われる（図７（ｆ））。
書込み要求を出すとともに、調停回路の許可信号が出力
されると（図８中のｅ）、ライトバッファ１１はアドレ
スとデータを共有ＲＡＭ２に送るとともに（図８中の
ｇ，ｈ）、ＤＭＡ回路からの書込み信号（図８中のｆ）
によって共有ＲＡＭ２への書込みを行う（図７
（ｅ））。これによって、書込み要求をトリガーとして
書込み処理が行われる（図７（ｆ））。
【００３３】したがって、数値制御装置としては、共有
ＲＡＭへの直接の書込みを行わずに、ライトバッファへ
の書込みを介して共有ＲＡＭへの書込みを行うため、直
接に共有ＲＡＭへ書込みを行う際に要する調停のための
待ち時間を省略することができ、これによって、書込み
処理において待ち時間に要する時間を短縮することがで
きる（図７（ｇ），（ｈ），（ｉ））。
ＲＡＭへの直接の書込みを行わずに、ライトバッファへ
の書込みを介して共有ＲＡＭへの書込みを行うため、直
接に共有ＲＡＭへ書込みを行う際に要する調停のための
待ち時間を省略することができ、これによって、書込み
処理において待ち時間に要する時間を短縮することがで
きる（図７（ｇ），（ｈ），（ｉ））。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
数値制御装置において、共有ＲＡＭからのデータの読み
出しを高速化することができる数値制御装置の高速化方
法を提供することができる。
数値制御装置において、共有ＲＡＭからのデータの読み
出しを高速化することができる数値制御装置の高速化方
法を提供することができる。
【図１】本発明の高速化方法を適用する数値制御装置の
制御系の要部ブロック図である。
制御系の要部ブロック図である。
【図２】本発明の高速化方法を適用する数値制御装置の
制御系の読み出し動作のフローチャートである。
制御系の読み出し動作のフローチャートである。
【図３】本発明の高速化方法を適用する数値制御装置の
制御系の読み出し動作を説明するためのブロック線図で
ある。
制御系の読み出し動作を説明するためのブロック線図で
ある。
【図４】本発明の高速化方法を適用する数値制御装置の
制御系の読み出し動作を説明するためのブロック線図で
ある。
制御系の読み出し動作を説明するためのブロック線図で
ある。
【図５】本発明の高速化方法を適用する数値制御装置の
制御系の読み出し動作を説明するためのブロック線図で
ある。
制御系の読み出し動作を説明するためのブロック線図で
ある。
【図６】本発明の高速化方法を適用する数値制御装置の
制御系の読み出し動作を説明するためのタイミングチャ
ートである。
制御系の読み出し動作を説明するためのタイミングチャ
ートである。
【図７】数値制御装置の制御系の読み出し動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図８】本発明の高速化方法を適用する数値制御装置の
制御系の書込み動作を説明するためのブロック線図であ
る。
制御系の書込み動作を説明するためのブロック線図であ
る。
【図９】数値制御装置の制御系の要部ブロック図であ
る。
る。
【図１０】数値制御装置の制御系データの受渡し状態を
説明する概略ブロック図である。
説明する概略ブロック図である。
【図１１】ライトバッファを用いた書込みの手順を説明
するめの図である。
するめの図である。
【図１２】読み出しの手順を説明するめの図である。
【符号の説明】 １，５１ 数値制御装置 ２，５２ 共有ＲＡＭ ３，５３ デジタルサーボ回路 ４ 調停／ＤＭＡ回路 １１，１３ ライトバッファ １２，１４ リードバッファ ４１ 数値制御装置用アドレス領域 ４２ デジタルサーボ回路用アドレス領域 ５４ サーボアンプ ５５ モータ ５６ エンコーダ ５７ 位置検出器
Claims (4)
- 【請求項１】 ＤＭＡ回路を備え、プロセッサと共有Ｒ
ＡＭとの間のデータの受渡し行う数値制御装置におい
て、前記ＤＭＡ回路は割込みにより起動して、共有ＲＡ
Ｍとバッファとの間でデータの受渡しを行い、前記プロ
セッサはバッファとの間でデータの受渡しを行うことを
特徴とする数値制御装置の高速化方法。 - 【請求項２】 ＤＭＡ回路を備え、プロセッサと共有Ｒ
ＡＭとの間のデータの受渡し行う数値制御装置におい
て、前記ＤＭＡ回路は割込みにより起動して、共有ＲＡ
Ｍからリードバッファにデータを取り出して格納し、前
記プロセッサはリードバッファからデータを読み出すこ
とを特徴とする数値制御装置の高速化方法。 - 【請求項３】 前記ＤＭＡ回路は、該回路が発生するア
ドレスを用いて共有ＲＡＭ内のデータを特定することを
特徴とする請求項１記載の数値制御装置の高速化方法。 - 【請求項４】 共有ＲＡＭからリードバッファへのデー
タの取り出しは、プロセッサからＤＭＡ回路中に格納し
たアドレスにより行うことを特徴とする請求項２記載の
数値制御装置の高速化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30373695A JPH09128030A (ja) | 1995-10-27 | 1995-10-27 | 数値制御装置の高速化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30373695A JPH09128030A (ja) | 1995-10-27 | 1995-10-27 | 数値制御装置の高速化方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128030A true JPH09128030A (ja) | 1997-05-16 |
Family
ID=17924657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30373695A Withdrawn JPH09128030A (ja) | 1995-10-27 | 1995-10-27 | 数値制御装置の高速化方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128030A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108647098A (zh) * | 2018-05-16 | 2018-10-12 | 北京因时机器人科技有限公司 | 一种确定数值变化速度的方法及装置 |
-
1995
- 1995-10-27 JP JP30373695A patent/JPH09128030A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108647098A (zh) * | 2018-05-16 | 2018-10-12 | 北京因时机器人科技有限公司 | 一种确定数值变化速度的方法及装置 |
| CN108647098B (zh) * | 2018-05-16 | 2022-03-04 | 北京因时机器人科技有限公司 | 一种确定数值变化速度的方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |