JPH0322650A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信制御装置、特に、フレームの送信において
、フレーム内のデータに意味がなく、フレームの長さに
意味を有する通信制御装置に関する． 〔従来の技術〕 従来の通信制御装置について図面を参照して詳細に説明
する． 第３図は従来の通信制御装置の一例を示すブロック図で
ある． 第３図に示す通信制御装置は、送信部２と、送信ＦＩＦ
Ｏキュー３と、メモリアクセス制御部４Ｃと、ＣＰＵ部
１とを含んで構成される。

第４図は従来の一使用例を示すブロック図である． 第４図に示す通信システムは、システムバス７０上をメ
モリ７とホスト６と通信制御装置５とが接続され、ホス
ト６と通信制御装Ｒ５がメモリ７を共有している． メモリ７は、送信フレームの格納用として使用され、ホ
スト６が送信するフレームをこのメモリ７に書き込んで
から通信制御装置５にフレームの送信を要求すると、通
信制御装置５はメモリ７から指定されたフレームデータ
を読み出して、通信媒体上に送信する． 第５図はフレームのフォーマットを示す模式図である． ソースアドレス８３は送信した局を表し、デスティネー
ションアドレス８２は送り先の局を表わし、制御情報部
８１にはそのフレームがどのような種類のフレームであ
るかを示す情報が含まれている． 例えば、通信制御装置５自身が処理すべきデータを含ん
だフレームであるとか、単にある局のホストから別の局
のホストへのデータを含んだフレームであるといった情
報が制御情報部８１ば含まれている． フレームの送信は次のように行なわれる．まず、通信制
御装置５内のＣＰＵＩは、ホスト６からの送信開始の指
示を受けると、メモリアクセス制御部４ｃ，送信ＦＩＦ
Ｏキュー３，送信部２を初期化する． ＣＰＵ部１は、送信すべきフレームの制御情報部８１，
デスティネーションアドレス８２，ソースアドレス８３
を送信ＦＩＦＯキュー３に入力する。

次に、メモリアクセス制御部４ｃに対して外部メモリ上
に置かれているフレームのデータ部８４のアドレスを設
定し、起動する． メモリアクセス制御部４ｃは、外部メモリの指定された
位置からデータを読み込み、送信ＦＩＦＯキュー３に順
に入力してゆく． ＣＰＵ部１は、メモリアクセス制御部４ｃを起動させた
後に、送信部２の起動をかける．送信部２では起動をか
けられると、送信ＦＩＦＯキュー３からデータを取り出
して、■ビットずつ通信媒体上に送信する。

送信する場合、どの局が送信権を得るかを決めるため、
ある特定の制御フレームを予め用意し、そのフレームの
長さによって決めるという方法がある． まず、この制御フレームを各局が送信し、その後、通信
媒体上を監視する． この時、データ部８４の長さが各局ごとに違うようにす
る．通常はアドレスに依存した長さになる。

送信を終了してもなお通信媒体上に他の局がフレームを
送信していることが確認されると、その局は競合解決か
ら抜ける． もし、だれも送信していないことが確認できたら、その
局が選ばれたことになる． このような方法で１局を選出することができる．（例え
ば、ＩＳＯ−８８０２−４　　｝−クンバッシングバス
・アクセス方式》 ここで使用されるフレームのデータは、内容としての意
味はなく、長さのみに意味がある．従って、ＣＰＵ部１
はこのフレームを送信するために、メモリアクセス制御
部４Ｃに対して外部メモリ上の適当な位置を設定し、必
要なデータを読み込むようにさせるか、またはＣＰＵ部
１自身、が必要な量のデータを生成し、送信ＦＩＦＯキ
ュ−３に直接書き込むことになる． 〔発明が解決しようとする課題〕 上述した従来の通信制御装置は、必要な量のデータを送
信ＦＩＦＯキューに供給しなければならないが、そのた
めには、通信制御装置内のＣＰＵ部が直接データを送信
ＦＩＦＯキューに書き込むか、あるいはメモリアクセス
制御部によって外部メモリから適当なデータを読み込ん
で処理しなければならなかったので、これをＣＰＵ部が
行なう場合は、その間ＣＰＵ部が送信ＦＩＦＯキューへ
のデータの書き込みに占有され、ホストからの指示に応
答することができないという欠点があり、またＣＰＵ部
が占有されないようにメモリアクセス制御部が外部メモ
リからデータを書き込む場合は、ホストや通信制御装置
が接続されているシステムバスが占有されることになり
、ホストの処理を妨害するという欠点があった． 〔課題を解決するための手段〕 本発明の通信制御装置は、送信ＦＩＦＯキューと送信デ
ータが格納された外部メモリから送信デ一夕を読み出し
て前記送信ＦＩＦＯキューに入力するメモリアクセス制
御部と前記送信ＦＩＦＯキューからデータを取り出して
順に通信媒体上に送信する送信部と前記メモリアクセス
制御部と前記送信ＦＩＦＯキューと前記送信部を制御す
るＣＰＵ部とを含む通信制御装置において、前記メモリ
アクセス制御部が前記外部メモリからデータを読み出す
ことなく送信データを生威し、前記送信ＦＩＦＯキュー
に入力する手段とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示すブロック図である
． 第１図に示す通信制御装置は、メモリアクセス制御部４
ａと、アドレス制御信号生戒部４１と、レジスタ４２と
、バッファ４３とを含んで楕或される． 送信ＦＩＦＯキュー３とは、制御信号ｂと送信データａ
とによって連結されており、メモリアクセス制御部４ａ
には内部データバス１０が接続されている． 各部の動作について説明する． アドレス制御信号生或部４１は、ＣＰＵ部１より内部デ
ータバス１０を経て指令を受けると、外部のメモリ７よ
り送信データを読み込む．読み込み先については、先頭
のアドレスがＣＰＵ部１より予め与えられており、１回
データを読み込むごとに読み込みアドレスを１づつ加算
してゆく． メモリ７からの読み込みは、論理“１”の時アクティブ
になるバスリクエスト信号ＢＵＳＲＱ，パスアクノリッ
ジ信号ＢＵＳＡＫ，メモリリード信号ＭＲＤによって制
御される． アドレス制御信号生或部４１と送信Ｆ　Ｉ　ＦＯキュー
３との間で制御信号ｂを介して読み込まれたデータは、
順に送信ＦＩＦＯキュー３に書き込まれる． このようにして、アドレス制御信号生戒部４１は、次々
に送信データをメモリ７から読み込み、送信ＦＩＦＯキ
ュー３に書き込んてゆ＜．（従って第４図において、バ
スリクエスト信号ＢＵＳＲＱが論理“゜１″の時、通信
制御装置５がシステムバスの獲得を要求していることを
示し、これに対する応答信号であるパスアクノリツジ信
号ＢＵＳＡＫが論理“１”になった時、通信制御装置５
がシステムバスを獲得したことを意味する〉バッファ４
３は、レジスタ４２より出力される信号が論理“０”の
時、アドレス制御信号生成部４１より出力されるメモリ
リード信号ＭＲＤ、アドレスを外部に出力させないため
のものである．レジスタ４２は、メモリアクセス制御部
４ａの動作モードを決めるためのモードレジスタである
．ここに保持される情報は１ビットで構戒され、ＣＰＵ
部１より書き込まれる。

レジスタ４２に論理“１″が設定されている場合、その
情報はレジスタ４２から出力され、アドレス制御信号生
或部４１から出力される制御信号およびアドレスの各信
号が有効となる．レジスタ４２に論理“０”が設定され
ている場合、逆にアドレス制御信号生或部４１から出力
される制御信号およびアドレスの各信号が無効となる． 従って、この状態でＣＰＵ部１がメモリアクセス制御部
４ａに送信データのメモリ７からの読み込みを指示した
場合、実際には外部に対してバスリクエスト信号ＢＵＳ
ＲＱがアクティブになることはない． そして、パスアクノリッジ信号ＢＵＳＡＫは、アドレス
制御信号生成部４１に対してアクティブになっているよ
うに見える． この結果、アドレス制御信号生戒部４１は、システムバ
スが獲得できたものと判断し、次々に送信データの読み
込みを行なうが、レジスタ４２より出力される信号のた
めに、実際にはアドレスや制御信号はシステムバス上に
出力されない．つまり、外部のメモリ７から読み込むこ
となく、送信データを送信ＦＩＦＯキュー３に書き込む
ことになる． この時のデータは、システムバス上の値となり、値自身
には何等の意味を持たない．第２図は本発明の第２の実
施例を示すブロック図である． 第２図に示す通信制御装置のメモリアクセス制御部４ｂ
は、アドレス制御信号生戒部４１と、レジスタ４２と、
ＦＩＦＯライト信号生戒部４４とを含んで楕或される． ここでは、アドレス制御信号生成部４１と送信ＦＩＦＯ
キュー３との間の信号を利用している．また、送信ＦＩ
ＦＯキュー３とは、ライト信号Ｃ，レディー信号ｄ，送
信データａとによって接続している． さらに、メモリアクセス制御部４ｂには、内部データバ
ス１０が接続されている． 各部の動作について説明する． メモリアクセス制御部４ｂが外部のメモリ７から送信デ
ータを読み込み、送信ＦＩＦＯキュー３に書き込むには
、次のようにしておこなう．まず、メモリアクセス制御
部４ｂは、送信ＦＩＦＯキュー３より出力されているレ
ディー信号ｄがアクティブかどうかを確認する． このレディー信号ｄは、送信ＦＩＦＯキュー３の入力端
に送信データを入れるスペースがあることを示すもので
、この信号がアクティブの時、送信ＦＩＦＯキュー３に
データを書き込むことができる． 従って、メモリアクセス制御部４ａは、レディー信号ｄ
がアクティブであることを確認すると、次に第１の実施
例と同様に、外部のシステムバスを獲得してメモリ７か
らデータを読み込み、ライト信号Ｃを出力して、送信デ
ータを送信ＦＩＦＯキュー３に書き込む。

この一連の動作を繰返すことによって、メモリ７から送
信データを読み出して送信ＦＩＦＯキュー３に書き込む
． メモリアクセス制御部４ｂから出力されるエンド信号ｅ
は、フレームの最後のデータであることを示すための信
号である。

この信号は送信ＦＩＦＯキュー３を経て、送信部２に伝
達され、そこでその回のフレームの処理が行なわれる． アドレス制御信号生戒部４１は、ＣＰＵ部１より内部デ
ータパス１０を経て指令を受け、送信ＦＩＦＯキュー３
に対して上述の方法でメモリ７より読み込んだ送信デー
タ書き込む． メモリ７からの読み込み先については第１の実施例と同
様に先頭のアドレスがＣＰＵ部１より予め与えられてお
り、１回データを読み込むごとに読み込みアドレスを１
つづつ加算してゆくものとする． このようして、アドレス制御信号生或部４１は、次々に
送信データを読み込んでゆく．ＦＩＦＯライト信号生戒
部４４は、アドレス制御信号生戒部４１と同じく、送信
ＦＩＦＯキュー３より出力されているレディー信号ｄを
入力とし、ライト信号を出力している． ＦＩＦＯライト信号生戒部４４が出力するライト信号は
、アドレス制御信号生成部４１が出力するライト信号と
論理和され、ライト信号Ｃとして送信ＦＩＦＯキュー３
に入力されている．アドレス制御信号生或部４１より出
力されるエンド信号ｆは、一旦ＦＩＦＯライト信号生成
部４４に入力される．そしてＦＩＦＯライト信号生戒部
４４自身が生戒するエンド信号とのどちらかが選択され
て、エンド信号ｅとして出力される。

また、ＦＩＦＯライト信号生戒部４４は、カウンタを１
つ持ち、このカウンタが所定の数だけカウントすると、
ＦＩＦＯライト信号生或部４４自身が生或するエンド信
号がアクティブとなる．送信ＦＩＦＯキュー３の１回の
書き込みによって１カウントアップが行なわれる． これらの信号を使って、ＦＩＦＯライト信号生戒部４４
もＣＰＵ部１の指令により、送信ＦＩＦＯキュー３へ送
信データを書き込むことができる． ただ、アドレス制御信号生戒部４１と違うのは、書き込
みデータを外部から用意していないということである． 本実施例では、アドレス制御信号生成部４１に対して、
送信ＦＩＦＯキュー３への送信データ書き込みの起動を
かけた場合、同時にＦＩＦＯライト信号生戒部４４に対
しても送信データ書き込みの起動がかかるものとする． また、アドレス制御信号生成部４１に対して、読み込み
回数を設定すると、同時にＦＩＦＯライト信号生成部４
４のカウンタに対してもカウント回数が設定されるもの
とする． レジスタ４２は、メモリアクセス制御部４ｂの動作モー
ドを設定するためのモード，レジスタである． ここで、保持される情報は１ビットで構成され、ＣＰＵ
部１より書き込まれる． 書き込まれた情報はそのまま出力され、アドレス制御信
号生戒部４１とＦＩＦＯライト信号生成部４４に入力さ
れる． レジスタ４２に論理“１′゜が設定されている場合、つ
まりレジスタ４２より論理“１”が出力されている場合
は、アドレス制御信号生成部４１はイネーブル状態であ
り、通常の動作が行なわれる． 一方、ＦＩＦＯライト信号生成部４４は、デイスエーブ
ルの状態になり、ＣＰＵ部１からの指令に答えずに停止
したままでいる． エンド信号ｅは、アドレス制御信号生戒部４１が出力す
るエンド信号ｆが選択されている．逆に、レジスタ４２
に論理“Ｏ”が設定されている場合、アドレス制御信号
生或部４１はデイスエーブルの状態に入り、ＣＰＵ部１
からの指令に答えずに停止したままでいる． そして、ＦＩＦＯライト信号生或部４４がイネーブル状
態に入り、アドレス制御信号生戒部４１の代りにＣＰυ
部１の指令に応答して、送信データの書き込みを行なう
． エンド信号ｅは、ＦＩＦＯライト信号生戒部４４自身が
生戒するものが出力される． 従って、この状態でＣＰＵ部１がメモリアクセス制御部
４ｂに送信データのメモリ７からの読み込みを指示した
場合、アドレス制御信号生成部４１でなく、ＦＩＦＯラ
イト信号生戒部４４が動作を開始するため、実際には外
部に対して何のアクセスもされない． そして、通信制御装置５内部では、送信データが次々に
送信ＦＩＦＯキュー３に書き込まれる．書き込まれたデ
ータは、アドレス制御信号生戒部４１から出力されてい
る送信データａであり、この場合なんの意味も持たない
． 〔発明の効果〕 本発明の通信制御装置は、外部のメモリからデータを読
み込むことなく送信ＦＩＦＯキューに送信データを入力
することができるので、ホストの処理を妨害せず、調停
時間やメモリとアクセス時間の制約にとらわれることな
く、送信ＦＩＦＯキューへ高速に書き込むことができる
という効果がある．

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図、第４図は第３図に示す通
信制御装置の一使用例を示すブロック図、第５図はフレ
ームのフォーマットを示す模式図である． １・・・・・・ＣＰＵ部、２・・・・・・送信部、３・
・・・・・送信ＦＩＦＯキュー、４・・・・・・メモリ
アクセス制御部、５・・・・・・通信制御装置、６・・
・・・・ホスト、７・・・・・・メモリ、１０・・・・
・・内部データパス、２０・・・・・・シリアル信号、
３０．４０・・・・・・送信データ、４１・・・・・・
アドレス制御信号生戒部、４２・・・・・・レジスタ、
４３・・・・・・バッファ、４４・・・・・・ＦＩＦＯ
ライト信号生戊部、 ａ・・・・・・送信データ、ｂ・・・・・・制御信号、
Ｃ・・・・・・ライト信号、ｄ・・・・・・レディー信
号、ｅ，ｆ・・・・・・エンド信号ｅ．

Claims (1)

【特許請求の範囲】
1. 送信ＦＩＦＯキューと送信データが格納された外部メモ
   リから送信データを読み出して前記送信ＦＩＦＯキュー
   に入力するメモリアクセス制御部と前記送信ＦＩＦＯキ
   ューからデータを取り出して順に通信媒体上に送信する
   送信部と前記メモリアクセス制御部と前記送信ＦＩＦＯ
   キューと前記送信部を制御するＣＰＵ部とを含む通信制
   御装置において、前記メモリアクセス制御部が前記外部
   メモリからデータを読み出すことなく送信データを生成
   し、前記送信ＦＩＦＯキューに入力する手段を含むこと
   を特徴とする通信制御装置。