JPS6385955A - ダイレクトメモリアクセス転送制御装置 - Google Patents
ダイレクトメモリアクセス転送制御装置Info
- Publication number
- JPS6385955A JPS6385955A JP23183086A JP23183086A JPS6385955A JP S6385955 A JPS6385955 A JP S6385955A JP 23183086 A JP23183086 A JP 23183086A JP 23183086 A JP23183086 A JP 23183086A JP S6385955 A JPS6385955 A JP S6385955A
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- 238000001514 detection method Methods 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 2
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- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
本発明は、たとえばマイクロコンビ為−夕を用いたシス
テムに使用され、集積回路化されたダイレクトメモリア
クセス（以下、ＤＭＡと略記する）転送制御装置に関す
る。
テムに使用され、集積回路化されたダイレクトメモリア
クセス（以下、ＤＭＡと略記する）転送制御装置に関す
る。
（従来の技術）
第３図は従来のＤＭＡ転送制御装置を示しておシ、３１
はＤＭＡ制御部であ）、図示しないマイクロブ四セッサ
（ＭＰＵ）との間にＤＭＡ要求信号線α１゜α２、バス
権要求信号線β、バスサイクル制御信号γが接続されて
いる。３２は図示しないデータバスに接続されるデータ
入／出力パッファ、３３は転送データー時格納レジスタ
、３４は転送語数設定レジスタ、３５は転送語数表示レ
ジスタ、３６は転送語数検出装置、３１はデクリメンタ
、３８はソースアドレス（転送先アドレス）初期設定レ
ジスタ、３９は転送先カレントアドレスレジスタ、４０
はディスティネーシ冒ンアドレス（転送先アドレス）初
期設定レジスタ、４１は転送先カレントアドレスレジス
タ、４２はアドレス演算器（インクｎ Ｊ ソＪ
ＪＦ／？ ＩＩ Ｊ ％／Ｊ Ｓ ７ ＊ＩＪ
ＩＪＪ＋＋ｆｆ Ｌｊｌ）ｌレジスタ、４４は図示しな
いアドレスバスに接続されるアドレス出力バッファであ
る。
はＤＭＡ制御部であ）、図示しないマイクロブ四セッサ
（ＭＰＵ）との間にＤＭＡ要求信号線α１゜α２、バス
権要求信号線β、バスサイクル制御信号γが接続されて
いる。３２は図示しないデータバスに接続されるデータ
入／出力パッファ、３３は転送データー時格納レジスタ
、３４は転送語数設定レジスタ、３５は転送語数表示レ
ジスタ、３６は転送語数検出装置、３１はデクリメンタ
、３８はソースアドレス（転送先アドレス）初期設定レ
ジスタ、３９は転送先カレントアドレスレジスタ、４０
はディスティネーシ冒ンアドレス（転送先アドレス）初
期設定レジスタ、４１は転送先カレントアドレスレジス
タ、４２はアドレス演算器（インクｎ Ｊ ソＪ
ＪＦ／？ ＩＩ Ｊ ％／Ｊ Ｓ ７ ＊ＩＪ
ＩＪＪ＋＋ｆｆ Ｌｊｌ）ｌレジスタ、４４は図示しな
いアドレスバスに接続されるアドレス出力バッファであ
る。
上記ＤＭＡ転送制御装置は、指定されたメモリアドレス
（入／出力ポードアドレスも可）からメモリアドレス（
入／出力ホートアドレスも可）へ所定の語数のデータを
連続転送するように制御するものである。データ転送中
の動作制御としては、（１）所定語数の転送を終えると
、自動的に転送動作を終了する、（２）転送先からの転
送要求信号（ＤＲＥＱ）をインアクティブにすることに
よシ転送動作を中断し、この中断した動作の再開は上記
転送要求信号を再びアクティブにすることによシ行なう
等がある。上記動作制御は、（１）７”ログラム（グラ
グラマ）の都合によシ語数設定を行なり、（２）転送先
（転送要求者）の都合によシ転送要求信号を制御するよ
うに考慮したものである。
（入／出力ポードアドレスも可）からメモリアドレス（
入／出力ホートアドレスも可）へ所定の語数のデータを
連続転送するように制御するものである。データ転送中
の動作制御としては、（１）所定語数の転送を終えると
、自動的に転送動作を終了する、（２）転送先からの転
送要求信号（ＤＲＥＱ）をインアクティブにすることに
よシ転送動作を中断し、この中断した動作の再開は上記
転送要求信号を再びアクティブにすることによシ行なう
等がある。上記動作制御は、（１）７”ログラム（グラ
グラマ）の都合によシ語数設定を行なり、（２）転送先
（転送要求者）の都合によシ転送要求信号を制御するよ
うに考慮したものである。
一方、ＤＭＡ転送制御装置を使用するシステムにおいて
は、ＤＭＡ転送を行なうには転送を行なうパスの使用権
を獲得する必要がある。とのバス権はＤＭＡ転送制御装
置を通じて獲得するのであるが、通常のシステムでは上
記バス権を要求するものがＤＭＡ転送制御装置以外に複
数存在する。したがって、ＤＭＡ転送制御装置がバス権
を長い時間保持するのはシステム全体の動作を阻害する
ことになる。
は、ＤＭＡ転送を行なうには転送を行なうパスの使用権
を獲得する必要がある。とのバス権はＤＭＡ転送制御装
置を通じて獲得するのであるが、通常のシステムでは上
記バス権を要求するものがＤＭＡ転送制御装置以外に複
数存在する。したがって、ＤＭＡ転送制御装置がバス権
を長い時間保持するのはシステム全体の動作を阻害する
ことになる。
％に、メモリとしてダイナンツタメモリ（ＤＲＡＭ）を
使用しているシステムでは、定期的なメモリリフレッシ
為が必要で′ｈ）、このリフレッシェ以外のためにバス
権を長時間保持することはメモリのデータを破壊するこ
とになる。この問題に対する従来の対応は、（１）バス
権要求に優先順位をつけて、なるべく重要度の高い装置
のバス権を取シ易くする、（２）プログラム上でデータ
転送語数を調整し、ＤＭＡ転送制御装置が長時間のバス
権保持を行えないようにする等であった。
使用しているシステムでは、定期的なメモリリフレッシ
為が必要で′ｈ）、このリフレッシェ以外のためにバス
権を長時間保持することはメモリのデータを破壊するこ
とになる。この問題に対する従来の対応は、（１）バス
権要求に優先順位をつけて、なるべく重要度の高い装置
のバス権を取シ易くする、（２）プログラム上でデータ
転送語数を調整し、ＤＭＡ転送制御装置が長時間のバス
権保持を行えないようにする等であった。
しかし、上記（１）の対応策は、優先順位の低い装置が
バス権を一旦保持して動作しているのを高い優先順位の
要求によシ中断するために特殊な処理装置が必要であ夛
、マイクロコンビ為−夕等の安価なシステムでは行なわ
れていない。また、前記（２）の転送語数を調整するこ
とは、処理速度の遅い入／出力装置間とか異なるパスシ
ステム間でデータ転送を行なう場合など、１語の転送に
不特定長時間を要する場合にはその効果が薄れてしまう
。特に、画像表示システムにおける描画表示用パスとホ
ストＭＰＵ （マイクロプロセッサ）側のホストシステ
ムパスとの間のデータ転送では、描画表示用パスには絶
対的に必要なバスサイクル（たとえばｌ水子期間の表示
すイクル）があるので、この表示すイクルの都合によ）
ホストシステムパスのバス権を不当に長く持つ事態が生
じる。これは、描画表示用パスの表示すイクル（通常は
描画表示バスサイクルの１／３〜２／３近くを占める）
中には上記２つのパス間のデータ転送途中（ｌバスサイ
クルの途中）でベンディング状態になるためであシ、デ
ータ転送語数を調整するだけでは防止できない。
バス権を一旦保持して動作しているのを高い優先順位の
要求によシ中断するために特殊な処理装置が必要であ夛
、マイクロコンビ為−夕等の安価なシステムでは行なわ
れていない。また、前記（２）の転送語数を調整するこ
とは、処理速度の遅い入／出力装置間とか異なるパスシ
ステム間でデータ転送を行なう場合など、１語の転送に
不特定長時間を要する場合にはその効果が薄れてしまう
。特に、画像表示システムにおける描画表示用パスとホ
ストＭＰＵ （マイクロプロセッサ）側のホストシステ
ムパスとの間のデータ転送では、描画表示用パスには絶
対的に必要なバスサイクル（たとえばｌ水子期間の表示
すイクル）があるので、この表示すイクルの都合によ）
ホストシステムパスのバス権を不当に長く持つ事態が生
じる。これは、描画表示用パスの表示すイクル（通常は
描画表示バスサイクルの１／３〜２／３近くを占める）
中には上記２つのパス間のデータ転送途中（ｌバスサイ
クルの途中）でベンディング状態になるためであシ、デ
ータ転送語数を調整するだけでは防止できない。
（発明が解決しようとする問題点）
本発明は、上記したようにシステムのＤＭＡ転送のため
のバス権を不当に長く保持しないようにる点を解決すべ
くなされたもので、バス権要求信号に優先順位を持たな
いシステムに使用した場合でもＤＭＡ転送のためのバス
権を不当に長く保持しないように容易に制御し得るダイ
レクトメモリアクセス転送制御装置を提供することを目
的とする。
のバス権を不当に長く保持しないようにる点を解決すべ
くなされたもので、バス権要求信号に優先順位を持たな
いシステムに使用した場合でもＤＭＡ転送のためのバス
権を不当に長く保持しないように容易に制御し得るダイ
レクトメモリアクセス転送制御装置を提供することを目
的とする。
［発明の構成］
（問題点を解決するための手段）
本発明のダイレクトメモリアクセス転送制御装置は、転
送語数管理部とは独立して、バス権の保持時間を管理し
、バス権を所定時間保持した場合にバス権放棄信号（Ｄ
ＭＡ転送中断信号）を出力するバス権保持時間管理部を
具備するととを特徴とするものである。
送語数管理部とは独立して、バス権の保持時間を管理し
、バス権を所定時間保持した場合にバス権放棄信号（Ｄ
ＭＡ転送中断信号）を出力するバス権保持時間管理部を
具備するととを特徴とするものである。
（作用）
ＤＭＡ転送を転送語数の制限およびバス権保持時間の制
限のそれぞれＫよって独立に中断するこ ゛とが可能に
な夛、ＤＭＡ転送のためのバス権を不当に長く保持しな
いように容易に制御することができる。
限のそれぞれＫよって独立に中断するこ ゛とが可能に
な夛、ＤＭＡ転送のためのバス権を不当に長く保持しな
いように容易に制御することができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すＤＭＡ転送制御装置は集積回路チップ上に
形成されており、１はＤＭＡ制御部であり、図示しない
マイクロプロセッサ（ＭＰＵ）との間にＤＭＡ要求信号
線α；、α；、バス権要求信号線β′およびバスサイク
ル制御信号線γ′が接続されている。
形成されており、１はＤＭＡ制御部であり、図示しない
マイクロプロセッサ（ＭＰＵ）との間にＤＭＡ要求信号
線α；、α；、バス権要求信号線β′およびバスサイク
ル制御信号線γ′が接続されている。
２は図示しない外部データバスに接続されるデータ入／
出力パッファ、３は転送データー時格納レジスタである
。４は転送語数設定レジスタ、５は転送語数表示レジス
タ、６は転送語数検出装置、′１はデクリメンタであり
、これらはＤＭＡ転送語数を管理して所定語数の転送終
了後に転送終了信号を生成する転送語数管理部８を構成
している。９は転送元アドレス初期設定レジスタ、１０
は転送元カレントアドレスレジスタ、１１は転送先アド
レス初期設定レジスタ、１２は転送先カレントアドレス
レジスタ、１３は上記カレントアドレスレジスタ１０．
１２のアドレス値を加減算するアドレス演算器（たとえ
ばインクリメンタ、デクリメンタ）、１４は出力アドレ
スレジスタ、１５は図示しない外部アドレスバスに接続
されるアドレス出カハッファであシ、とれらは師仏転送
アドレス情報を格納して転送アドレスを生成する転送ア
ドレス部１６を構成している。
出力パッファ、３は転送データー時格納レジスタである
。４は転送語数設定レジスタ、５は転送語数表示レジス
タ、６は転送語数検出装置、′１はデクリメンタであり
、これらはＤＭＡ転送語数を管理して所定語数の転送終
了後に転送終了信号を生成する転送語数管理部８を構成
している。９は転送元アドレス初期設定レジスタ、１０
は転送元カレントアドレスレジスタ、１１は転送先アド
レス初期設定レジスタ、１２は転送先カレントアドレス
レジスタ、１３は上記カレントアドレスレジスタ１０．
１２のアドレス値を加減算するアドレス演算器（たとえ
ばインクリメンタ、デクリメンタ）、１４は出力アドレ
スレジスタ、１５は図示しない外部アドレスバスに接続
されるアドレス出カハッファであシ、とれらは師仏転送
アドレス情報を格納して転送アドレスを生成する転送ア
ドレス部１６を構成している。
さらに、本実施例においては、前記データ入／出力パッ
ファ２から入力するバス権最大保持時間データ（ＤＭＡ
転送装置で使用するクロックの周期を単位とする）を格
納するパス保持設定レジスタ１７と、とのレジスタ１７
の設定データを受は取りたのち時間と共にデータ値を減
少させてバス権を保持できる残シ時間を表わすデータを
保持するバス権保持タイマ回路１８と、このタイマ回路
１８のデータ値をクロック毎にたとえば１づつ減算する
デクリメンタ１９と、上記タイマ回路１８のデータ値が
たとえば「０」Ｋなったときを検出して検出信号をバス
権放棄信号（ＤＭＡ転送中断信号）として前記ＤＭＡ制
御部１へ出力するパス権保持時間検出装Ｒｘｏとを備え
たバス権保持時間管理部２１が設けられている。このバ
ス権保持時間管理部２１は、バス権の保持時間を管理し
、バス権を所定時間保持した場合にＤＭＡ転送語数、Ｄ
ＭＡ要求信号に依存しないで前記ＤＭＡ転送中断信号を
出力するものである。
ファ２から入力するバス権最大保持時間データ（ＤＭＡ
転送装置で使用するクロックの周期を単位とする）を格
納するパス保持設定レジスタ１７と、とのレジスタ１７
の設定データを受は取りたのち時間と共にデータ値を減
少させてバス権を保持できる残シ時間を表わすデータを
保持するバス権保持タイマ回路１８と、このタイマ回路
１８のデータ値をクロック毎にたとえば１づつ減算する
デクリメンタ１９と、上記タイマ回路１８のデータ値が
たとえば「０」Ｋなったときを検出して検出信号をバス
権放棄信号（ＤＭＡ転送中断信号）として前記ＤＭＡ制
御部１へ出力するパス権保持時間検出装Ｒｘｏとを備え
たバス権保持時間管理部２１が設けられている。このバ
ス権保持時間管理部２１は、バス権の保持時間を管理し
、バス権を所定時間保持した場合にＤＭＡ転送語数、Ｄ
ＭＡ要求信号に依存しないで前記ＤＭＡ転送中断信号を
出力するものである。
また、前記ＤＭＡ制御部１は、ＤＭＡ要求信号、バス権
要求信号を入出力してシステム（本実施例のＤＭＡ転送
制御装置が接続されているシステム）のバス権を獲得し
、バスサイクル制御信号を生成して出力し、前記データ
入／出力パッファ２および転送データー時格納レジスタ
３を通じて転送データのり−ド／ライトを制御するもの
であ夛、前記ＤＭＡ転送中断信号が入力することによっ
て転送語数、ＤＭＡ要求に依存せずにバス権を放棄する
機能を有する。
要求信号を入出力してシステム（本実施例のＤＭＡ転送
制御装置が接続されているシステム）のバス権を獲得し
、バスサイクル制御信号を生成して出力し、前記データ
入／出力パッファ２および転送データー時格納レジスタ
３を通じて転送データのり−ド／ライトを制御するもの
であ夛、前記ＤＭＡ転送中断信号が入力することによっ
て転送語数、ＤＭＡ要求に依存せずにバス権を放棄する
機能を有する。
上記実施例のＤＭＡ転送制御装置によれば、ＤＭＡ制御
部１、転送アドレス部８、転送語数管理部１６のほかに
バス権保持時間管理部２１を設けたので、ＤＭＡ転送を
転送語数の制限およびバス権保持時間の制限のそれぞれ
によって独立に中断するいシステムに使用した場合でも
ＤＭＡ転送のためのバス権を不当に長く保持しないよう
に容易に制御することができる。したがって、ダイナミ
ックメモリを用いたシステムに使用した場合、上記メモ
リのりフレッシ為を阻害しないようにバス権保持時間を
管理することによって、システムに与える悪影響を防ぐ
ことができる。ｔた、ＤＭＡ転送制御装置の自らの判断
でバス権を放棄するので、ＤＭＡ要求を出力するＤＭＡ
リクエスタおよびシステム管理者（ホス） ＣＰＵ ）
Ｋ何の影響も与えずにＤＭＡ転送を中断、再開できる
。即ち、ＤＭＡリクエスタは、バス権放棄を知る必要は
なく、条件が成立するまでＤＭＡ要求を出し続けていれ
ばよく、ホストＣＰＵも中断の際に何の処理も行なう必
要はない。
部１、転送アドレス部８、転送語数管理部１６のほかに
バス権保持時間管理部２１を設けたので、ＤＭＡ転送を
転送語数の制限およびバス権保持時間の制限のそれぞれ
によって独立に中断するいシステムに使用した場合でも
ＤＭＡ転送のためのバス権を不当に長く保持しないよう
に容易に制御することができる。したがって、ダイナミ
ックメモリを用いたシステムに使用した場合、上記メモ
リのりフレッシ為を阻害しないようにバス権保持時間を
管理することによって、システムに与える悪影響を防ぐ
ことができる。ｔた、ＤＭＡ転送制御装置の自らの判断
でバス権を放棄するので、ＤＭＡ要求を出力するＤＭＡ
リクエスタおよびシステム管理者（ホス） ＣＰＵ ）
Ｋ何の影響も与えずにＤＭＡ転送を中断、再開できる
。即ち、ＤＭＡリクエスタは、バス権放棄を知る必要は
なく、条件が成立するまでＤＭＡ要求を出し続けていれ
ばよく、ホストＣＰＵも中断の際に何の処理も行なう必
要はない。
次に、本発明の他の実施例として、異なるパスシステム
間でＤＭＡ転送を行なう場合に使用されるＤＭＡ転送制
御装置を第２図を参照して説明する。
間でＤＭＡ転送を行なう場合に使用されるＤＭＡ転送制
御装置を第２図を参照して説明する。
即ち、たとえば画像表示システムにおける画像表示装置
側の描画表示用パス（画像用メモリ、画像１）Ｉ キ
１１ 舗舗１）ＸｆＴＴ 外 ｙ萌（烙鐸セ七 入
） ふ 七 ツ −ＭＰＵ側のホストシステムパスと
の間でＤＭＡ転送を行なう場合、描画表示用パス側には
第１のＤＭＡ制御部２２、第１の転送アドレス部２３、
第１のデータ入／出力／セッファ２４を接続し、ホスト
システムパス側には第２のＤＭＡ制御部２５、第２の転
送アドレス部２６、第２のデータ入／出力バッファ２７
を接続する。上記２個のデータ入／出力パッファ２４．
２７に共通に転送データー時格納レジスタ２８、転送語
数管理部２９、バス権保持時間管理部３０および前記２
個の転送アドレス部２３．２６が接続されている。上記
転送語数管理部２９、バス権保持時間管理部３０は前記
２個のＤＭＡ制御部２２．２５に共通に接続されている
。
側の描画表示用パス（画像用メモリ、画像１）Ｉ キ
１１ 舗舗１）ＸｆＴＴ 外 ｙ萌（烙鐸セ七 入
） ふ 七 ツ −ＭＰＵ側のホストシステムパスと
の間でＤＭＡ転送を行なう場合、描画表示用パス側には
第１のＤＭＡ制御部２２、第１の転送アドレス部２３、
第１のデータ入／出力／セッファ２４を接続し、ホスト
システムパス側には第２のＤＭＡ制御部２５、第２の転
送アドレス部２６、第２のデータ入／出力バッファ２７
を接続する。上記２個のデータ入／出力パッファ２４．
２７に共通に転送データー時格納レジスタ２８、転送語
数管理部２９、バス権保持時間管理部３０および前記２
個の転送アドレス部２３．２６が接続されている。上記
転送語数管理部２９、バス権保持時間管理部３０は前記
２個のＤＭＡ制御部２２．２５に共通に接続されている
。
上記２個のＤＭＡ制御部２２．２５には、バス権要求信
号線ｒ’ｒ“、バスサイクル制御信号線／１．β；１’
２ が接続されておシ、バス権の獲得、バスサイクル制御信
号の生成を行なうほか、ＤＭＡ要求制御部３ノからのＩ
）ＭＡ要求を受付けてＤＭＡ転送制御を行なう。この場
合、上記２個のＤＭＡ制御部２２．２５相互は制御信号
線３２を通じてハンドシェーク制御信号（ｒｅａｄｙ信
号）をや）とシして双方向のデータ転送を行なうことが
可能になりている。また、前記ＤＭＡ要求制御部３１は
、たとえばホストシステムパス側にＤＭＡ要求信号線ｄ
が接続されておシ、要求の受付け、応答を行なうもので
ある。
号線ｒ’ｒ“、バスサイクル制御信号線／１．β；１’
２ が接続されておシ、バス権の獲得、バスサイクル制御信
号の生成を行なうほか、ＤＭＡ要求制御部３ノからのＩ
）ＭＡ要求を受付けてＤＭＡ転送制御を行なう。この場
合、上記２個のＤＭＡ制御部２２．２５相互は制御信号
線３２を通じてハンドシェーク制御信号（ｒｅａｄｙ信
号）をや）とシして双方向のデータ転送を行なうことが
可能になりている。また、前記ＤＭＡ要求制御部３１は
、たとえばホストシステムパス側にＤＭＡ要求信号線ｄ
が接続されておシ、要求の受付け、応答を行なうもので
ある。
したがって、上記ＤＭＡ転送制御装置によれば、前記実
施例と同様の効果が得られ、描画表示用パスの表示すイ
クル中にホストシステムパスのバス権を不当に長く保持
しないように制御することができる。
施例と同様の効果が得られ、描画表示用パスの表示すイ
クル中にホストシステムパスのバス権を不当に長く保持
しないように制御することができる。
［発明の効果コ
上述したように本発明のＤＭＡ転送制御装置によれば、
ＤＭＡ転送のためのバス権保持時間管理部を設けること
Ｋよって、ＤＭＡ転送のためのバス権を不当に長く保持
しないように容易に制御することができるので、バス権
要求信号に優先順位を持たないシステムとか処理速度の
遅い装置間あるいは異なるパスシステム間などでのＤＭ
Ａ転送制御に用いて好適である。
ＤＭＡ転送のためのバス権保持時間管理部を設けること
Ｋよって、ＤＭＡ転送のためのバス権を不当に長く保持
しないように容易に制御することができるので、バス権
要求信号に優先順位を持たないシステムとか処理速度の
遅い装置間あるいは異なるパスシステム間などでのＤＭ
Ａ転送制御に用いて好適である。
第１図は本発明のＤＭＡ転送制御装置の一実施例を示す
ブロック図、第２図は同じく他の実施例を示すブロック
図、第３図は従来のＤＭＡ転送制御装置を示すブロック
図である。 １．２，２２．２５・・・ＤＭＡ制御部、１６．２３．
２６−転送アドレス部、８，３０・・・転送語数管理部
、２１゜２９・・・バス権保持時間管理部、３１・・・
ＤＭＡ要求制御部Ｏ 出顆人代理人 弁理士 鈴 江 武 音節１図 第３図
ブロック図、第２図は同じく他の実施例を示すブロック
図、第３図は従来のＤＭＡ転送制御装置を示すブロック
図である。 １．２，２２．２５・・・ＤＭＡ制御部、１６．２３．
２６−転送アドレス部、８，３０・・・転送語数管理部
、２１゜２９・・・バス権保持時間管理部、３１・・・
ＤＭＡ要求制御部Ｏ 出顆人代理人 弁理士 鈴 江 武 音節１図 第３図
Claims (1)
- ダイレクトメモリアクセス（ＤＭＡ）要求信号、バス権
要求信号を入出力してバス権を獲得し、バスサイクル制
御信号を生成し、転送データのリード／ライトを制御す
るＤＭＡ制御部と、ＤＭＡ転送アドレス情報を格納して
転送アドレスを生成する転送アドレス部と、ＤＭＡ転送
語数を管理して所定語数の転送終了後に転送終了信号を
生成する転送語数管理部とを有するダイレクトメモリア
クセス転送制御装置において、バス権の保持時間を管理
し、バス権を所定時間保持した場合にバス権放棄信号（
ＤＭＡ転送中断信号）を出力するバス権保持時間管理部
を具備することを特徴とするダイレクトメモリアクセス
転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23183086A JPS6385955A (ja) | 1986-09-30 | 1986-09-30 | ダイレクトメモリアクセス転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23183086A JPS6385955A (ja) | 1986-09-30 | 1986-09-30 | ダイレクトメモリアクセス転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385955A true JPS6385955A (ja) | 1988-04-16 |
Family
ID=16929686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23183086A Pending JPS6385955A (ja) | 1986-09-30 | 1986-09-30 | ダイレクトメモリアクセス転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385955A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603050A (en) * | 1995-03-03 | 1997-02-11 | Compaq Computer Corporation | Direct memory access controller having programmable timing |
| JP2009529745A (ja) * | 2006-03-16 | 2009-08-20 | ケーティーフリーテル・カンパニー・リミテッド | 大容量メモリを支援するｉｃチップ及び支援方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203535A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | 情報装置 |
| JPS59218531A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 情報処理装置 |
-
1986
- 1986-09-30 JP JP23183086A patent/JPS6385955A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203535A (ja) * | 1982-05-20 | 1983-11-28 | Matsushita Electric Ind Co Ltd | 情報装置 |
| JPS59218531A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Ltd | 情報処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603050A (en) * | 1995-03-03 | 1997-02-11 | Compaq Computer Corporation | Direct memory access controller having programmable timing |
| US5692216A (en) * | 1995-03-03 | 1997-11-25 | Compaq Computer Corporation | Direct memory access controller having programmable timing |
| JP2009529745A (ja) * | 2006-03-16 | 2009-08-20 | ケーティーフリーテル・カンパニー・リミテッド | 大容量メモリを支援するｉｃチップ及び支援方法 |
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