JPS6158359A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS6158359A JPS6158359A JP59179234A JP17923484A JPS6158359A JP S6158359 A JPS6158359 A JP S6158359A JP 59179234 A JP59179234 A JP 59179234A JP 17923484 A JP17923484 A JP 17923484A JP S6158359 A JPS6158359 A JP S6158359A
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- JP
- Japan
- Prior art keywords
- data
- transmission
- memory
- section
- external interface
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、専用回線でもってシリアルゲータの交換を行
なうデータ伝送装置に関する。
なうデータ伝送装置に関する。
一般にシリアルによるデータ伝送装置は通常 ゛第５図
に示すようにパラレルデータバス２を介してＣＰＵｊと
メモリ４とつながっており、送信をする周期はＣＰＵ、
？が伝送装置送信部１（以後、′送信部１と称す。）へ
指示し、又伝送するデータもＣＰＵＪがメモリ４から送
信部１へ書き込むことで行なわれている。ＣＰＵＪの代
わりにＤＭＡコントローラが用いられる事もある。つま
り、伝送にかかわる多くの什毒をＣＰＵ３が行なりてい
た。
に示すようにパラレルデータバス２を介してＣＰＵｊと
メモリ４とつながっており、送信をする周期はＣＰＵ、
？が伝送装置送信部１（以後、′送信部１と称す。）へ
指示し、又伝送するデータもＣＰＵＪがメモリ４から送
信部１へ書き込むことで行なわれている。ＣＰＵＪの代
わりにＤＭＡコントローラが用いられる事もある。つま
り、伝送にかかわる多くの什毒をＣＰＵ３が行なりてい
た。
又、伝送装置受信部５（以後″受信部”と称す。）はや
はりパラレルデータバス２を通してＣＰＵ３とメモリ４
とＫつながっており、受信されてくるデータは受信部５
でパラレルに変換された後でＣＰＵＪによりメモリ４へ
書き込まれた。
はりパラレルデータバス２を通してＣＰＵ３とメモリ４
とＫつながっており、受信されてくるデータは受信部５
でパラレルに変換された後でＣＰＵＪによりメモリ４へ
書き込まれた。
同じ（ＤＭＡコントローラが用いられる事もある。これ
も同様にＣＰＵｊが伝送にかかわる仕事に関与している
。
も同様にＣＰＵｊが伝送にかかわる仕事に関与している
。
送信部１７−１ｃＰＵ３から受けた送信の起８９求によ
り、データの伝送を開始するが、送信デー 。
り、データの伝送を開始するが、送信デー 。
りが必要なタイミングになるとＣＰＵ３に対しデータ書
き込みを要求する割込みを発生する。こ ゛れを受けた
ＣＰＵ、ｔがメモリ４からデータを読み出して送信部１
へ書き込むわけである。
き込みを要求する割込みを発生する。こ ゛れを受けた
ＣＰＵ、ｔがメモリ４からデータを読み出して送信部１
へ書き込むわけである。
伝送が高速な場合（数百にピット７秒以上の時）はマイ
クロプロセッサのン７トクエアによる割込み処理では伝
送速度に間に合わないので、データのメモリから送信部
１への書き込みをＤＭＡコントローラを用いて行なう。
クロプロセッサのン７トクエアによる割込み処理では伝
送速度に間に合わないので、データのメモリから送信部
１への書き込みをＤＭＡコントローラを用いて行なう。
つまり送信部１からのデータ要求（Ｄ Ｍ Ａリクエス
ト）によりＣＰ Ｕ Ｊを介さず直接メモリから送信部
へデータを書き込む。受信部５も同様である。
ト）によりＣＰ Ｕ Ｊを介さず直接メモリから送信部
へデータを書き込む。受信部５も同様である。
ここで問題となるのは、ＣＰＵＪが伝送の制御に関与し
なくては功らないという事である０ＣＰＵＪが伝送の制
御を行なえるという事は多くの場合はメリットであり、
複雑な伝送の手順はどうしてもＣＰＵ の演算機能を用
いなければ実現できないものである０しかし、この事は
簡便に、小型にデータ伝送を実現しようとした時には大
きな欠点となるし、ＣＰＵ の処理時間を伝送そのもの
に使わなくてはならないと言うことは、他の仕事もする
べきＣｒ’Ｕ にとりては負荷を重くする事となり、
ン７トクエア上の手順も複雑となる。他の仕事と伝送と
が′ｒ４ならない様配慮する必要がある。
なくては功らないという事である０ＣＰＵＪが伝送の制
御を行なえるという事は多くの場合はメリットであり、
複雑な伝送の手順はどうしてもＣＰＵ の演算機能を用
いなければ実現できないものである０しかし、この事は
簡便に、小型にデータ伝送を実現しようとした時には大
きな欠点となるし、ＣＰＵ の処理時間を伝送そのもの
に使わなくてはならないと言うことは、他の仕事もする
べきＣｒ’Ｕ にとりては負荷を重くする事となり、
ン７トクエア上の手順も複雑となる。他の仕事と伝送と
が′ｒ４ならない様配慮する必要がある。
本発明は１対１の一方向又は双方開通（！々どで、複雑
な手順など必要とせず、ＣＰＵ 部が伝送という事を考
慮せずに１単にメモリにデータを書き込んだり、読み出
したりする要領で、書き込み、読み出しの周期や必要な
時間を考慮せずに伝送データの書き込み、読み出しが行
なえる。様にした伝送部Ｒを得ることを目的とする。
な手順など必要とせず、ＣＰＵ 部が伝送という事を考
慮せずに１単にメモリにデータを書き込んだり、読み出
したりする要領で、書き込み、読み出しの周期や必要な
時間を考慮せずに伝送データの書き込み、読み出しが行
なえる。様にした伝送部Ｒを得ることを目的とする。
本発明の概要は、データの伝送の制御をすべて伝送部に
まかせ、常にサイクリックに伝送を行なわせておき、Ｃ
ＰＵ 側は新しいデータを送り又は受けたい時は任意の
時点でデータを書き換え又は読み出しができる様にした
伝送装置、つまりデータの伝送と伝送データの読み、書
き換えが非同期で行なえる様にしだものである。
まかせ、常にサイクリックに伝送を行なわせておき、Ｃ
ＰＵ 側は新しいデータを送り又は受けたい時は任意の
時点でデータを書き換え又は読み出しができる様にした
伝送装置、つまりデータの伝送と伝送データの読み、書
き換えが非同期で行なえる様にしだものである。
このため、伝送部にはメモリに入っているデータを独自
にアクセスする機能が必要である。又、ＣＰＵ からの
メモリアクセスと伝送のためのメモリアクセスを調停す
る回路も必要となる。
にアクセスする機能が必要である。又、ＣＰＵ からの
メモリアクセスと伝送のためのメモリアクセスを調停す
る回路も必要となる。
第１図は本発明の一実施例を示すブロック図である。送
信側および受信側のパラレルデータいる。まず送信部６
は、パラレルデータバス２とのインターフェースを司ど
る外部インターフェース部７と実際のデータ伝送を司ど
る伝送部８、データを記憶しておくデータメモリ９、そ
して外部インターフェース部７と伝送部８からのデータ
メモリ９へのアクセスを調停する調停部１０からなって
いる。
信側および受信側のパラレルデータいる。まず送信部６
は、パラレルデータバス２とのインターフェースを司ど
る外部インターフェース部７と実際のデータ伝送を司ど
る伝送部８、データを記憶しておくデータメモリ９、そ
して外部インターフェース部７と伝送部８からのデータ
メモリ９へのアクセスを調停する調停部１０からなって
いる。
伝送部８は常に定周期で伝送を行ない、そのだめの伝送
データはデータメモリ９から読み出している。又、外部
インターフェース部７やよ、装置外部のＣＰＵＪから伝
送データの書き換え要求がありた時に、そのデータをデ
ータメモリ９へ書き込んでいる０この際、伝送部８から
のデータ読み出し要求と外部インターフェース部７から
のデータ書き換え要求が時間的に重なって起こりた場合
の時間的調停を行なうのが調停部１０である。具体的に
は、伝送部８がデータを読んでいる間は外部インターン
エース部７からのデータ書き換えが起こらない様に一時
、デーここで調停部ＩＱとデータメモリ９に次の様な機
能を持たせる。すなわら、データメモリ９を伝送用と外
部・ｆンターフェース用のダブルバッファ構造とし、調
停部１０にその機能を反転する指示を出させることであ
る。
データはデータメモリ９から読み出している。又、外部
インターフェース部７やよ、装置外部のＣＰＵＪから伝
送データの書き換え要求がありた時に、そのデータをデ
ータメモリ９へ書き込んでいる０この際、伝送部８から
のデータ読み出し要求と外部インターフェース部７から
のデータ書き換え要求が時間的に重なって起こりた場合
の時間的調停を行なうのが調停部１０である。具体的に
は、伝送部８がデータを読んでいる間は外部インターン
エース部７からのデータ書き換えが起こらない様に一時
、デーここで調停部ＩＱとデータメモリ９に次の様な機
能を持たせる。すなわら、データメモリ９を伝送用と外
部・ｆンターフェース用のダブルバッファ構造とし、調
停部１０にその機能を反転する指示を出させることであ
る。
これは今、データの伝送とＣＰＵＪからのデータ書き換
えは非同期に行なわれているのであるから、伝送部８が
データの伝送中に外部からデータの書き換え指示がくる
可能性があるからである。たとえ伝送部がデータメモリ
を読み出している途中ではなくても、この事が起こると
次の様な問題が生じる。それは、伝送の単位である１フ
レーム（シリアルデータの集合）の途中で古いデータと
新しく書き換えたデータの境界線ができてしまうという
事である。このことは、１フレ一ム単位である意味を持
つ様なデータを伝送した場合に不都合を生じる。
えは非同期に行なわれているのであるから、伝送部８が
データの伝送中に外部からデータの書き換え指示がくる
可能性があるからである。たとえ伝送部がデータメモリ
を読み出している途中ではなくても、この事が起こると
次の様な問題が生じる。それは、伝送の単位である１フ
レーム（シリアルデータの集合）の途中で古いデータと
新しく書き換えたデータの境界線ができてしまうという
事である。このことは、１フレ一ム単位である意味を持
つ様なデータを伝送した場合に不都合を生じる。
第２図（、） 、 （ｂ）はデータの伝送とデータメモ
リ９の書き換えが重なって起こった時の様子を示す図で
ある。今、伝送部８が第２図（ｂ）に示すようにデータ
メモリ９を読み出しながら伝送データ１１を送りている
とする。又、外部インターフェース部７からの書き込み
データ１２が第２図（ａ）に示すようにデータメモリ９
の上から順に、Ａ−＋Ａ’ 、 Ｂ−＋Ｂ’・・・・・
・Ｇ−＋Ｇ’ 、 Ｈ−＋Ｈ’と書き換えていたとする
。外部インターフェースからのデータの書き込みがデー
タ伝送のためのデータの読み出しよりも周期がおそいと
すれば、Ｈ′のデータを伝送したのち、次に伝送される
データはＩ′ ではなく！である。つまりＡ′〜Ｈ′と
新しいデータを伝送したにもかかわらず、■以降は古い
データを伝送してしまうのである０この様なことを防ぐ
ためＫは、伝送のためのデータメモリとデータを書き込
むためのメモリとは別系統としておく必要がある。
リ９の書き換えが重なって起こった時の様子を示す図で
ある。今、伝送部８が第２図（ｂ）に示すようにデータ
メモリ９を読み出しながら伝送データ１１を送りている
とする。又、外部インターフェース部７からの書き込み
データ１２が第２図（ａ）に示すようにデータメモリ９
の上から順に、Ａ−＋Ａ’ 、 Ｂ−＋Ｂ’・・・・・
・Ｇ−＋Ｇ’ 、 Ｈ−＋Ｈ’と書き換えていたとする
。外部インターフェースからのデータの書き込みがデー
タ伝送のためのデータの読み出しよりも周期がおそいと
すれば、Ｈ′のデータを伝送したのち、次に伝送される
データはＩ′ ではなく！である。つまりＡ′〜Ｈ′と
新しいデータを伝送したにもかかわらず、■以降は古い
データを伝送してしまうのである０この様なことを防ぐ
ためＫは、伝送のためのデータメモリとデータを書き込
むためのメモリとは別系統としておく必要がある。
ｇ３図はそのようなダブルバッファの構成を示したブロ
ック図である。２つのデータメモリ９が、切換スイッチ
１３で一方は外部バスインターフェース７へ、他方は伝
送部８へつながっており、この切換スイッチ１３を切換
える切換信号１４が調停部１σから来ている。調停部１
０は、外部インターフェース７によるデータの書き込み
が−通り終って、データの伝送中でないタイミングを見
はからって切換信号１４を出力することで前述した様な
問題はなくなる。
ック図である。２つのデータメモリ９が、切換スイッチ
１３で一方は外部バスインターフェース７へ、他方は伝
送部８へつながっており、この切換スイッチ１３を切換
える切換信号１４が調停部１σから来ている。調停部１
０は、外部インターフェース７によるデータの書き込み
が−通り終って、データの伝送中でないタイミングを見
はからって切換信号１４を出力することで前述した様な
問題はなくなる。
次に受信部１５には送信部６と同様に外部バスインター
フェース７を通して外部バス２がつながっており、それ
にはＣＰＵ、？とメモリ４がつながっている。データメ
モリ９は調停部１０を通して伝送受信部１６と外部バス
インターフェース７につながりている。
フェース７を通して外部バス２がつながっており、それ
にはＣＰＵ、？とメモリ４がつながっている。データメ
モリ９は調停部１０を通して伝送受信部１６と外部バス
インターフェース７につながりている。
伝送受信部１σで受信されたデータはパラレルデータに
変換されて調停部１０を通りデータメモリ９へ書き込ま
れる。外部のＣＰＵＪが受信データを参照したくなった
場合、外部バスインターフェース７を通してデータメモ
リ９を読むが、送信部６と同様にデータメモリ９への書
き込みと読み出しが時間的に重なった場合は調停部１０
が働いて、読み出しを一時待たせる０データメモリ９と
調停部１０をダブルバッファ構造にする事も送信部６の
場合と同様である。ここで、調停部１０の働きについて
もう少し詳しく述べる。データメモリ９は書き込みと読
み出しをまったく別の系からされるので、それが同時に
おこらない様にするのが調停部１０の役割の一つである
。送信部、受信部とも基本的に同じなので、送信部の場
合で述べる。
変換されて調停部１０を通りデータメモリ９へ書き込ま
れる。外部のＣＰＵＪが受信データを参照したくなった
場合、外部バスインターフェース７を通してデータメモ
リ９を読むが、送信部６と同様にデータメモリ９への書
き込みと読み出しが時間的に重なった場合は調停部１０
が働いて、読み出しを一時待たせる０データメモリ９と
調停部１０をダブルバッファ構造にする事も送信部６の
場合と同様である。ここで、調停部１０の働きについて
もう少し詳しく述べる。データメモリ９は書き込みと読
み出しをまったく別の系からされるので、それが同時に
おこらない様にするのが調停部１０の役割の一つである
。送信部、受信部とも基本的に同じなので、送信部の場
合で述べる。
ｇ４図に調停の様子を示す。外部からの書き込みデータ
１２は調停部１０からのラッチ信号１７で、ラッチ１８
にラッチされる。これにより外部と本装置との関係は終
わり、あとは本装置内でデータメモリ９ヘデータを）ｆ
ぎ込めばよい。読み出し、と書き込みが重なりてなけれ
ば調停部１０はランチ１８にデータ出力信号１９を出し
、データメモリ９ヘフントロール信号２０を出してデー
タを書き込む。伝送部８がデータを読みたい時はデータ
要求信号２１を出し、碍停部１０がメモリへコントロー
ル信号２０を出してデータの読み出しをする。この読み
出しと会き込みが重なりた場合、調停部ＩＱはジツチｌ
８への外部からの書き込みは許すが、データメモリ９へ
の遅き込みは一時待たせて、読み出しが終ってから行な
う。こ九により、外部から見ればいつでもデータを書き
込めるわけである。
１２は調停部１０からのラッチ信号１７で、ラッチ１８
にラッチされる。これにより外部と本装置との関係は終
わり、あとは本装置内でデータメモリ９ヘデータを）ｆ
ぎ込めばよい。読み出し、と書き込みが重なりてなけれ
ば調停部１０はランチ１８にデータ出力信号１９を出し
、データメモリ９ヘフントロール信号２０を出してデー
タを書き込む。伝送部８がデータを読みたい時はデータ
要求信号２１を出し、碍停部１０がメモリへコントロー
ル信号２０を出してデータの読み出しをする。この読み
出しと会き込みが重なりた場合、調停部ＩＱはジツチｌ
８への外部からの書き込みは許すが、データメモリ９へ
の遅き込みは一時待たせて、読み出しが終ってから行な
う。こ九により、外部から見ればいつでもデータを書き
込めるわけである。
以上の説明では外部インターフェース７につながりてい
るのがＣＰＵ である場合を書いたが、これはＤＭＡコ
ントローラでも良いし、ロジックＩＣ等組み合わせて構
成したハードウェアでも良い。つまり、メモリとデータ
を書き込み又は読み出しをする能力を持ったものならな
んでも良い。例えばＰＩＯとデータ交換をする能力を持
ったハードウェアと組み合わせれば、ＣＰＵ機能なしで
ＰＩＯをアクセスする伝送装置が栴成可能であり、簡便
にデータ伝送が行なえる様になる。
るのがＣＰＵ である場合を書いたが、これはＤＭＡコ
ントローラでも良いし、ロジックＩＣ等組み合わせて構
成したハードウェアでも良い。つまり、メモリとデータ
を書き込み又は読み出しをする能力を持ったものならな
んでも良い。例えばＰＩＯとデータ交換をする能力を持
ったハードウェアと組み合わせれば、ＣＰＵ機能なしで
ＰＩＯをアクセスする伝送装置が栴成可能であり、簡便
にデータ伝送が行なえる様になる。
本発明によれば、外部のＣＰ（Ｊ 等が伝送の手順や
伝送するデータを書き込み、読み出しするタイミング等
を考えずに、単純にメモリを読み書きする様なやり方で
伝送装置をアクセスするだけでデータ伝送が行なえる伝
送装置がイ０られる。これＫより、ＣＰＵ 等はデータ
伝送のために使っていた時間を他の仕事に振り向ける事
ができ、処理効率を上げる事ができるし、筒匝に。
伝送するデータを書き込み、読み出しするタイミング等
を考えずに、単純にメモリを読み書きする様なやり方で
伝送装置をアクセスするだけでデータ伝送が行なえる伝
送装置がイ０られる。これＫより、ＣＰＵ 等はデータ
伝送のために使っていた時間を他の仕事に振り向ける事
ができ、処理効率を上げる事ができるし、筒匝に。
小型に伝送装置を構成する事ができる。本発明の装置は
ＬＳＩ 化するに好適である。
ＬＳＩ 化するに好適である。
第１図は本発明の実施例の構成を示すブロック図、第２
図（ａ） 、 （ｂ）はデータの伝送とデータメモリの
書き換えが重なって起った時の様子を示す説明図、第３
図はダブルバッファの構成を示１７たブロック図、第４
図は調停の様子を示す説明図、第５図は従来のデータ伝
送装置の構成を示すブロック図である。 ６・・・送信部、７・・・外部インターフェース部、８
・・・伝送部、９・・・データメモリ、１０・・・調停
部、１５・・・受信部、１６・・・伝送受信部。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか
１名） 第２図 （α） 第３図
図（ａ） 、 （ｂ）はデータの伝送とデータメモリの
書き換えが重なって起った時の様子を示す説明図、第３
図はダブルバッファの構成を示１７たブロック図、第４
図は調停の様子を示す説明図、第５図は従来のデータ伝
送装置の構成を示すブロック図である。 ６・・・送信部、７・・・外部インターフェース部、８
・・・伝送部、９・・・データメモリ、１０・・・調停
部、１５・・・受信部、１６・・・伝送受信部。 （７３１７）代理人 弁理士 則 近 憲 佑（ほか
１名） 第２図 （α） 第３図
Claims (2)
- （１）装置外部とパラレルのデータバスでもってデータ
をやりとりする外部インターフェース部と、前記外部イ
ンターフェース部からのアクセスによりそれを介して得
た伝送すべきデータを貯えておくデータメモリと、前記
データメモリに貯えられた伝送すべきデータのシリアル
伝送をサイクリックに行う伝送部と、前記データメモリ
への前記外部インターフェース部と前記伝送部からのア
クセスを調停する調停部とからなる送信部を具備したデ
ータ伝送装置。 - （２）送信部からのシリアルデータの受信をするデータ
伝送受信部と、前記データ伝送受信部からのアクセスに
より前記受信したデータを貯えるデータメモリと、前記
データメモリにアクセスすることによって装置外部とパ
ラレルのデータバスでもってデータをやりとりする外部
インターフェース部と、前記データメモリへの前記外部
インターフェース部と前記データ伝送受信部からのアク
セスを調停する調停部とからなる受信部を具備したデー
タ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179234A JPS6158359A (ja) | 1984-08-30 | 1984-08-30 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179234A JPS6158359A (ja) | 1984-08-30 | 1984-08-30 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158359A true JPS6158359A (ja) | 1986-03-25 |
Family
ID=16062285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179234A Pending JPS6158359A (ja) | 1984-08-30 | 1984-08-30 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265340A (ja) * | 1989-04-05 | 1990-10-30 | Mioji Tsumura | 音楽情報処理システム |
| JP2008509583A (ja) * | 2004-08-05 | 2008-03-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 通信モジュールのメッセージメモリのデータへアクセスする方法および装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
| JPS5690341A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Buffer switching system |
| JPS5810945A (ja) * | 1981-07-13 | 1983-01-21 | Sumitomo Heavy Ind Ltd | デ−タ伝送装置 |
-
1984
- 1984-08-30 JP JP59179234A patent/JPS6158359A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51141537A (en) * | 1975-05-31 | 1976-12-06 | Toshiba Corp | Memory access control device |
| JPS5690341A (en) * | 1979-12-24 | 1981-07-22 | Fujitsu Ltd | Buffer switching system |
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| JP2008509583A (ja) * | 2004-08-05 | 2008-03-27 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 通信モジュールのメッセージメモリのデータへアクセスする方法および装置 |
| US8095740B2 (en) | 2004-08-05 | 2012-01-10 | Robert Bosch Gmbh | Method and apparatus for accessing data of a message memory of a communication module |
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