JPH04545A - 通信制御回路 - Google Patents
通信制御回路Info
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- JPH04545A JPH04545A JP2101225A JP10122590A JPH04545A JP H04545 A JPH04545 A JP H04545A JP 2101225 A JP2101225 A JP 2101225A JP 10122590 A JP10122590 A JP 10122590A JP H04545 A JPH04545 A JP H04545A
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- communication
- memory
- arithmetic processing
- circuit
- external interface
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- 238000004891 communication Methods 0.000 title claims abstract description 92
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はＤＭＡ（ダイレクトメモリアクセス）転送に
より内部メモリと外部インタフェース回路との間のデー
タの授受を行う通信制御回路に関する。
より内部メモリと外部インタフェース回路との間のデー
タの授受を行う通信制御回路に関する。
「従来の技術」
ｌ５ＤＮ（サービス統合デジタル網）用データ端末等に
用いられる通信制御回路は、内部メモリと外部インタフ
ェース回路との間で大量のデジタルデータを高速に送受
信する能力が要求される。従って、この種の通信制御回
路には、内部のメモリと外部装置との間のデータの授受
をＤＭＡ転送により実行するようにしたものが多い。
用いられる通信制御回路は、内部メモリと外部インタフ
ェース回路との間で大量のデジタルデータを高速に送受
信する能力が要求される。従って、この種の通信制御回
路には、内部のメモリと外部装置との間のデータの授受
をＤＭＡ転送により実行するようにしたものが多い。
「発明が解決しようとする課題Ｊ
ところで、上述したＤＭＡ転送によって内部メモリと外
部インタフェース回路との間のデータの授受を行う通信
制御回路は、ＤＭＡ転送期間中、メモリが外部インタフ
ェース回路によって専用されてしまい、メモリを必要と
する演算処理が中断されてしまう。このため、ＤＭＡ転
送の期間が長い場合、あるいはＤＭＡ転送が頻繁に行わ
れる場合に、演算処理効率が著しく低下するという問題
があった。
部インタフェース回路との間のデータの授受を行う通信
制御回路は、ＤＭＡ転送期間中、メモリが外部インタフ
ェース回路によって専用されてしまい、メモリを必要と
する演算処理が中断されてしまう。このため、ＤＭＡ転
送の期間が長い場合、あるいはＤＭＡ転送が頻繁に行わ
れる場合に、演算処理効率が著しく低下するという問題
があった。
この発明は上述した事情に鑑みてなされたもので、ＤＭ
Ａ転送による内部メモリと外部インタフェース回路との
間の高速データ転送が可能であり、かつ、高い演算処理
効率の得られる通信制御回路を提供することを目的とし
ている。
Ａ転送による内部メモリと外部インタフェース回路との
間の高速データ転送が可能であり、かつ、高い演算処理
効率の得られる通信制御回路を提供することを目的とし
ている。
「課題を解決するための手段」
第１の発明は、内部メモリと外部装置との間でＤＭＡ転
送によるデータの授受を行い、演算処理回路によって所
定の処理を行う通信制御回路において、 前記演算処理回路によってデータの読み書きが行われる
と共に、前記外部インタフェース回路との間のＤＭＡ転
送によってデータの読み書きの行われる通信用メモリと
、 前記演算処理回路によって使用される演算用メモリと、 前記外部インタフェース回路との間でデータの授受を行
う場合に前記通信用メモリに対するＤＭＡ要求を発生し
、該ＤＭＡ要求に対する許可がなされた場合に、前記外
部インタフェース回路と前記通信用メモリとの間のＤＭ
Ａ転送によるデータの授受を媒介する通信制御部と、 前記ＤＭＡ要求があった場合に、前記演算処理回路によ
る前記通信用メモリのアクセスを禁止して該ＤＭＡ要求
を許可し、前記演算処理回路による前記通信用メモリの
アクセス期間中は前記ＤＭＡ要求に対する許可を与えな
いアクセス制御回路とを具備することを特徴としている
。
送によるデータの授受を行い、演算処理回路によって所
定の処理を行う通信制御回路において、 前記演算処理回路によってデータの読み書きが行われる
と共に、前記外部インタフェース回路との間のＤＭＡ転
送によってデータの読み書きの行われる通信用メモリと
、 前記演算処理回路によって使用される演算用メモリと、 前記外部インタフェース回路との間でデータの授受を行
う場合に前記通信用メモリに対するＤＭＡ要求を発生し
、該ＤＭＡ要求に対する許可がなされた場合に、前記外
部インタフェース回路と前記通信用メモリとの間のＤＭ
Ａ転送によるデータの授受を媒介する通信制御部と、 前記ＤＭＡ要求があった場合に、前記演算処理回路によ
る前記通信用メモリのアクセスを禁止して該ＤＭＡ要求
を許可し、前記演算処理回路による前記通信用メモリの
アクセス期間中は前記ＤＭＡ要求に対する許可を与えな
いアクセス制御回路とを具備することを特徴としている
。
第２の発明は、前記アクセス制御回路は、初期化以後の
所定期間、前記ＤＭＡ要求があってもそれを拒否し、前
記演算処理回路による通信用メモリのアクセスのみを許
可することを特徴としている。
所定期間、前記ＤＭＡ要求があってもそれを拒否し、前
記演算処理回路による通信用メモリのアクセスのみを許
可することを特徴としている。
「作用」
上記第１の発明によれば、外部インタフェース回路と通
信用メモリとの間でＤＭＡ転送が行われる期間、演算処
理回路による通信用メモリのアクセスが禁止される。し
かし、この期間、演算処理回路は演算用メモリを使用し
て演算処理を実行することが可能である。
信用メモリとの間でＤＭＡ転送が行われる期間、演算処
理回路による通信用メモリのアクセスが禁止される。し
かし、この期間、演算処理回路は演算用メモリを使用し
て演算処理を実行することが可能である。
また、上記第２の発明によれば、初期化後の所定期間、
ＤＭＡ要求が拒否される。従って、この期間に、演算処
理回路によって通信制御部あるいは通信用メモリの初期
化を行うことができる。
ＤＭＡ要求が拒否される。従って、この期間に、演算処
理回路によって通信制御部あるいは通信用メモリの初期
化を行うことができる。
「実施例」
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図はこの発明の一実施例による通信制御回路の構成
を示すブロック図である。この図において、■は各種演
算処理を行うＣＰＵ（中央処理ユニット）である。２は
通信用ＬＳ Ｉ（大規模集積回路）であり、通信制御部
として、また、外部インタフェース回路として機能し、
外部装置からの受信信号ＲＸＤをデジタルデータに復調
すると共に、外部装置に供給すべきデータを変調し、送
信信号ＴＸＤとして出力する。３は通信用メモリであり
、この通信制御回路において、外部インタフェース回路
との間で授受されるデータの一時記憶手段として用いら
れる。通信用Ｌ］Ｉ２はＤＭＡコントローラを内蔵して
おり、外部インタフェース回路と通信用メモリ３との間
のデータの授受は、このＤＭＡコントローラを介したＤ
ＭＡ転送によって行われる。
を示すブロック図である。この図において、■は各種演
算処理を行うＣＰＵ（中央処理ユニット）である。２は
通信用ＬＳ Ｉ（大規模集積回路）であり、通信制御部
として、また、外部インタフェース回路として機能し、
外部装置からの受信信号ＲＸＤをデジタルデータに復調
すると共に、外部装置に供給すべきデータを変調し、送
信信号ＴＸＤとして出力する。３は通信用メモリであり
、この通信制御回路において、外部インタフェース回路
との間で授受されるデータの一時記憶手段として用いら
れる。通信用Ｌ］Ｉ２はＤＭＡコントローラを内蔵して
おり、外部インタフェース回路と通信用メモリ３との間
のデータの授受は、このＤＭＡコントローラを介したＤ
ＭＡ転送によって行われる。
ＣＰＵＩには、通信用メモリ３の他、主に演算処理に使
用する演算用メモリが接続されている。
用する演算用メモリが接続されている。
そして、通信用メモリ３か通信用ＬＳＩ３によって使用
されている場合、ＣＰＬｌｌは演算用メモリを使用する
ことによって演算処理を進めることができる。
されている場合、ＣＰＬｌｌは演算用メモリを使用する
ことによって演算処理を進めることができる。
さて、ＣＰＬｌｌと、通信用ＬＳＩ２とは、各々、独立
に通信用メモリ３に対するアクセス要求を行う。システ
ムとしての正常な動作を保証するためには、ＣＰＵ １
と通信用ＬＳＩ２とて通信用メモリ３を２重にアクセス
しないようにする必要があり、そのためには、ＣＰＵＩ
と通信用ＬＳＩ２とに対し、排他的に通信用メモリ３の
アクセス権が与えられるように制御する必要がある。こ
の通信制御回路では、このようなアクセス権の管理を行
うために、第２図にその構成を示すアクセス制御回路４
が設けられている。
に通信用メモリ３に対するアクセス要求を行う。システ
ムとしての正常な動作を保証するためには、ＣＰＵ １
と通信用ＬＳＩ２とて通信用メモリ３を２重にアクセス
しないようにする必要があり、そのためには、ＣＰＵＩ
と通信用ＬＳＩ２とに対し、排他的に通信用メモリ３の
アクセス権が与えられるように制御する必要がある。こ
の通信制御回路では、このようなアクセス権の管理を行
うために、第２図にその構成を示すアクセス制御回路４
が設けられている。
第２図において、ＮＡＮＤゲート１１には、ＣＰＵＩに
よって出力されるメモリ選択信号ＭＥＭＣ８および通信
用ＬＳＩ選択信号Ｃ０ＭＣ５が入力される。これらの信
号ＭＥＭＣＳおよびＣ０ＭＯ８は、ＣＰＵＩが通信用メ
モリ３または通信用ＬＳＩ２のアクセスを要求する場合
に“０“とされる。ＮＡＮＤゲート１２は、一方の入力
端にＮＡＮＤゲート１１の出力か入力され、他方の入力
端にフリップフロップ１６のＱ出力が入力される。
よって出力されるメモリ選択信号ＭＥＭＣ８および通信
用ＬＳＩ選択信号Ｃ０ＭＣ５が入力される。これらの信
号ＭＥＭＣＳおよびＣ０ＭＯ８は、ＣＰＵＩが通信用メ
モリ３または通信用ＬＳＩ２のアクセスを要求する場合
に“０“とされる。ＮＡＮＤゲート１２は、一方の入力
端にＮＡＮＤゲート１１の出力か入力され、他方の入力
端にフリップフロップ１６のＱ出力が入力される。
フリップフロップ１３はＮＡＮＤゲート１２の出力がデ
ータ端子りに入力され、システムクロックφかインバー
タ１４によって反転されてクロック端子に入力され、初
期化信号ＩＮＩＴがリセット端子Ｒに入力される。なお
、フリップフロップ１３のプリセット端子ＰＲは“ｌ”
に固定されている。
ータ端子りに入力され、システムクロックφかインバー
タ１４によって反転されてクロック端子に入力され、初
期化信号ＩＮＩＴがリセット端子Ｒに入力される。なお
、フリップフロップ１３のプリセット端子ＰＲは“ｌ”
に固定されている。
ＮＡＮＤゲート１５は、ＤＭＡ要求信号ＨＬＤＲＱおよ
びフリップフロップ１３のＱ出力が入力される。ここで
、ＤＭＡ要求信号ＨＬＤＲＱは、通信用ＬＳＩ２か通信
用メモリ３のアクセスを要求する際に“１”とされる。
びフリップフロップ１３のＱ出力が入力される。ここで
、ＤＭＡ要求信号ＨＬＤＲＱは、通信用ＬＳＩ２か通信
用メモリ３のアクセスを要求する際に“１”とされる。
フリップフロップ１６は、ＮＡＮＤゲート１５の出力が
データ端子りに入力され、システムクロックφがクロッ
ク端子に入力され、初期化信号ＩＮＩＴがプリセット端
子ＰＲに入力される。なお、フリップフロップ１６のり
セント端子ＰＲは“ｌ”に固定されている。フリップフ
ロップ１６のＱ出力はＤＭＡ許可信号ＨＬＤＡＫとして
通信用ＬＳＩ２に供給される。このＤＭＡ許可信号ＨＬ
ＤＡＫが“１”の場合に、通信用ＬＳＩ２と通信用メモ
リ３との間のＤＭＡ転送が実行される。ＮＡＮＤゲート
１７は、ＮＡＮＤゲートｌｌの出力およびＤＭＡ許可信
号ＨＬＤＡＫが入力され、ＮＡＮＤゲート１７からレデ
ィ信号ＲＥＡＤＹが出力される。このレディ信号ＲＥＡ
ＤＹは、ＣＰＴＪ １によって監視され、ＣＰＵ１はＲ
ＥＡＤＹ−“ｌ”の場合に通信用メモリ３をアクセスす
る。
データ端子りに入力され、システムクロックφがクロッ
ク端子に入力され、初期化信号ＩＮＩＴがプリセット端
子ＰＲに入力される。なお、フリップフロップ１６のり
セント端子ＰＲは“ｌ”に固定されている。フリップフ
ロップ１６のＱ出力はＤＭＡ許可信号ＨＬＤＡＫとして
通信用ＬＳＩ２に供給される。このＤＭＡ許可信号ＨＬ
ＤＡＫが“１”の場合に、通信用ＬＳＩ２と通信用メモ
リ３との間のＤＭＡ転送が実行される。ＮＡＮＤゲート
１７は、ＮＡＮＤゲートｌｌの出力およびＤＭＡ許可信
号ＨＬＤＡＫが入力され、ＮＡＮＤゲート１７からレデ
ィ信号ＲＥＡＤＹが出力される。このレディ信号ＲＥＡ
ＤＹは、ＣＰＴＪ １によって監視され、ＣＰＵ１はＲ
ＥＡＤＹ−“ｌ”の場合に通信用メモリ３をアクセスす
る。
以下、第３図のタイムチャートを参照し、この通信制御
回路の動作を説明する。システム起動時、初期化信号Ｉ
ＮＩＴが所定期間“０”とされる。この結果、フリップ
フロップ１３がリセットされると共にフリップフロップ
１６がプリセットされ、ＨＬＤＡＫ−“０” ＲＥＡＤ
Ｙ−“ｌ”に初期設定される。そして、初期化信号ＩＮ
ＩＴが“ｌ“になると、その直後のクロックφの立ち下
がりによってフリップフロップ１３に“ｌ“が書き込ま
れる。
回路の動作を説明する。システム起動時、初期化信号Ｉ
ＮＩＴが所定期間“０”とされる。この結果、フリップ
フロップ１３がリセットされると共にフリップフロップ
１６がプリセットされ、ＨＬＤＡＫ−“０” ＲＥＡＤ
Ｙ−“ｌ”に初期設定される。そして、初期化信号ＩＮ
ＩＴが“ｌ“になると、その直後のクロックφの立ち下
がりによってフリップフロップ１３に“ｌ“が書き込ま
れる。
ここで、上記初期設定期間中のある時刻ｔ１において、
通信用ＬＳＩ２によってＤＭＡ要求信号ＨＬＤＲＱが“
１′にされたとする。しかし、この時、フリップフロッ
プ１３のＱ出力は“０”であるため、ＤＭＡ要求信号Ｈ
ＬＤＲＱは受理されず、ＨＬＤＡＫ−“０” ＲＥＡＤ
Ｙ−“ｌ”となり、ｃｐｕ ｔのみに通信用メモリ３の
アクセス権が与えられる。
通信用ＬＳＩ２によってＤＭＡ要求信号ＨＬＤＲＱが“
１′にされたとする。しかし、この時、フリップフロッ
プ１３のＱ出力は“０”であるため、ＤＭＡ要求信号Ｈ
ＬＤＲＱは受理されず、ＨＬＤＡＫ−“０” ＲＥＡＤ
Ｙ−“ｌ”となり、ｃｐｕ ｔのみに通信用メモリ３の
アクセス権が与えられる。
すなわち、この通信制御回路は、初期設定を行う期間中
、ＤＭＡ転送を拒否するようにしており、この期間を利
用し、ＣＰＬＩ Ｉによる通信用メモリ３および通信用
ＬＳＩ２の初期化を行うようにしている。
、ＤＭＡ転送を拒否するようにしており、この期間を利
用し、ＣＰＬＩ Ｉによる通信用メモリ３および通信用
ＬＳＩ２の初期化を行うようにしている。
その後、時刻ｔ、において、ＣＰＵＩによって、メモリ
選択信号ＭＥＭＣ９または通信用ＬＳＩ選択信号Ｃ０Ｍ
Ｃ５が“０”とされ、ＣＰＵＩによる通信用メモリ３ま
たは通信用ＬＳＩ２のアクセスが開始されると、時刻ｔ
、の直後のクロックφの立ち下がりにおいて、フリップ
フロップ１３に“０”が書き込まれる。
選択信号ＭＥＭＣ９または通信用ＬＳＩ選択信号Ｃ０Ｍ
Ｃ５が“０”とされ、ＣＰＵＩによる通信用メモリ３ま
たは通信用ＬＳＩ２のアクセスが開始されると、時刻ｔ
、の直後のクロックφの立ち下がりにおいて、フリップ
フロップ１３に“０”が書き込まれる。
次にＣＰＵＩが通信用メモリ３または通信用ＬＳＩ２を
アクセス中、時刻ｔ、において、通信用ＬＳＩ２によっ
てＤＭＡ要求信号ＨＬＤＲＱが“ｌ。
アクセス中、時刻ｔ、において、通信用ＬＳＩ２によっ
てＤＭＡ要求信号ＨＬＤＲＱが“ｌ。
にされたとする。しかし、この時、フリップフロップ１
３のＱ出力が“０”であるため、ＤＭＡ要求信号ＨＬＤ
ＲＱは受理されず、ＲＥＡＤＹ−“ｌ”ＨＬＤＡＫ＝“
０”を維持し、ＣＰＵＩが通信用メモリ３または通信用
ＬＳＩ２のアクセスを続行する。そして、ＣＰＵＩによ
る通信用メモリ３または通信用ＬＳＩ２のアクセスが終
了してメモリ選択信号ＭＥＭＣＳまたは通信用ＬＳＩ選
択信号Ｃ０ＭＣ５が“１”になると、その直後のクロッ
クφの立ち下がりによってフリップフロップ１３に”１
”が書き込まれる。
３のＱ出力が“０”であるため、ＤＭＡ要求信号ＨＬＤ
ＲＱは受理されず、ＲＥＡＤＹ−“ｌ”ＨＬＤＡＫ＝“
０”を維持し、ＣＰＵＩが通信用メモリ３または通信用
ＬＳＩ２のアクセスを続行する。そして、ＣＰＵＩによ
る通信用メモリ３または通信用ＬＳＩ２のアクセスが終
了してメモリ選択信号ＭＥＭＣＳまたは通信用ＬＳＩ選
択信号Ｃ０ＭＣ５が“１”になると、その直後のクロッ
クφの立ち下がりによってフリップフロップ１３に”１
”が書き込まれる。
次に時刻ｔ４において、通信用ＬＳＩ２によってＤＭＡ
要求信号ＨＬＤＲＱが“ｌ”とされると、その直後のク
ロックφの立ち上がりによってフリップフロップ１６に
“０”が書き込まれ、ＤＭＡ許可信号ＨＬＤＡＫが“ｌ
”になり、通信用ＬＳＩ２と通信用メモリ３との間のＤ
ＭＡ転送か開始される。
要求信号ＨＬＤＲＱが“ｌ”とされると、その直後のク
ロックφの立ち上がりによってフリップフロップ１６に
“０”が書き込まれ、ＤＭＡ許可信号ＨＬＤＡＫが“ｌ
”になり、通信用ＬＳＩ２と通信用メモリ３との間のＤ
ＭＡ転送か開始される。
このＤＭＡ転送期間中、ＣＰＵ ｌによってメモリ選択
信号ＭＥＭＣ８または通信用ＬＳＩ選択信号Ｃ０ＭＣ５
がアサートされた（例えば、時刻１．）としても、その
場合、レディ信号ＲＥＡＤＹが“０”となるので、ＣＰ
ＵＩは通信用メモリ３または通信用ＬＳＩ２をアクセス
することができない。従って、ＤＭＡ転送期間中、ＣＰ
ＵＩは演算用メモリを使用して演算処理を行う。
信号ＭＥＭＣ８または通信用ＬＳＩ選択信号Ｃ０ＭＣ５
がアサートされた（例えば、時刻１．）としても、その
場合、レディ信号ＲＥＡＤＹが“０”となるので、ＣＰ
ＵＩは通信用メモリ３または通信用ＬＳＩ２をアクセス
することができない。従って、ＤＭＡ転送期間中、ＣＰ
ＵＩは演算用メモリを使用して演算処理を行う。
そして、ＤＭ、Ａ転送が終了し、ＤＭＡ要求信号ＨＬＤ
ＲＱが“０”になると、その直後のクロックφの立ち上
がりによってフリップフロップ１６に“ｌ”が書き込ま
れ、ＨＬＤＡＫ＝“０” ＲＥＡＤＹ＝“１°となり、
ＣＰＵＩによる通信用メモリ３または通信用ＬＳＩ２の
アクセスが可能になる。
ＲＱが“０”になると、その直後のクロックφの立ち上
がりによってフリップフロップ１６に“ｌ”が書き込ま
れ、ＨＬＤＡＫ＝“０” ＲＥＡＤＹ＝“１°となり、
ＣＰＵＩによる通信用メモリ３または通信用ＬＳＩ２の
アクセスが可能になる。
「発明の効果」
以上説明したように、この発明によれば、ＤＭＡ転送に
よる内部メモリと外部インタフェース回路との間の高速
データ転送が可能であり、かつ、高い演算処理効率を実
現することの可能な通信制御回路を実現することかでき
るという効果かある。
よる内部メモリと外部インタフェース回路との間の高速
データ転送が可能であり、かつ、高い演算処理効率を実
現することの可能な通信制御回路を実現することかでき
るという効果かある。
第１図はこの発明の一実施例による通信制御回路の構成
を示すブロック図、第２図は同実施例におけるアクセス
制御回路４の構成を示す回路図、第３図は同実施例の動
作を示すタイムチャートである。 ■・・・・・・ＣＰＵ、２・・・・・・通信用ＬＳＩ、
３・・・・・・通信用メモリ、４・・・・・・アクセス
制御回路。
を示すブロック図、第２図は同実施例におけるアクセス
制御回路４の構成を示す回路図、第３図は同実施例の動
作を示すタイムチャートである。 ■・・・・・・ＣＰＵ、２・・・・・・通信用ＬＳＩ、
３・・・・・・通信用メモリ、４・・・・・・アクセス
制御回路。
Claims (2)
- （１）内部メモリと外部インタフェース回路との間でＤ
ＭＡ転送によるデータの授受を行い、演算処理回路によ
って所定の処理を行う通信制御回路において、 前記演算処理回路によってデータの読み書きが行われる
と共に、前記外部インタフェース回路との間のＤＭＡ転
送によってデータの読み書きの行われる通信用メモリと
、 前記演算処理回路によって使用される演算用メモリと、 前記外部インタフェース回路との間でデータの授受を行
う場合に前記通信用メモリに対するＤＭＡ要求を発生し
、該ＤＭＡ要求に対する許可がなされた場合に、前記外
部インタフェース回路と前記通信用メモリとの間のＤＭ
Ａ転送によるデータの授受を媒介する通信制御部と、 前記ＤＭＡ要求があった場合に、前記演算処理回路によ
る前記通信用メモリのアクセスを禁止して該ＤＭＡ要求
を許可し、前記演算処理回路による前記通信用メモリの
アクセス期間中は前記ＤＭＡ要求に対する許可を与えな
いアクセス制御回路と を具備することを特徴とする通信制御回路。 - （２）前記アクセス制御回路は、初期化以後の所定期間
、前記ＤＭＡ要求があってもそれを拒否し、前記演算処
理回路による通信用メモリのアクセスのみを許可するこ
とを特徴とする請求項第１記載の通信制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2101225A JPH04545A (ja) | 1990-04-17 | 1990-04-17 | 通信制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2101225A JPH04545A (ja) | 1990-04-17 | 1990-04-17 | 通信制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04545A true JPH04545A (ja) | 1992-01-06 |
Family
ID=14294958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2101225A Pending JPH04545A (ja) | 1990-04-17 | 1990-04-17 | 通信制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301635A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | マイクロコンピュータ |
| JP2011034414A (ja) * | 2009-08-03 | 2011-02-17 | Canon Inc | Ｄｍａコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264451A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
| JPS6347842A (ja) * | 1986-08-18 | 1988-02-29 | Oki Electric Ind Co Ltd | 増設入出力装置の割込み方式 |
-
1990
- 1990-04-17 JP JP2101225A patent/JPH04545A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61264451A (ja) * | 1985-05-20 | 1986-11-22 | Mitsubishi Electric Corp | メモリ切替制御方式 |
| JPS6347842A (ja) * | 1986-08-18 | 1988-02-29 | Oki Electric Ind Co Ltd | 増設入出力装置の割込み方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301635A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | マイクロコンピュータ |
| JP2011034414A (ja) * | 2009-08-03 | 2011-02-17 | Canon Inc | Ｄｍａコントローラ |
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