JPS61264451A - メモリ切替制御方式 - Google Patents
メモリ切替制御方式Info
- Publication number
- JPS61264451A JPS61264451A JP10720385A JP10720385A JPS61264451A JP S61264451 A JPS61264451 A JP S61264451A JP 10720385 A JP10720385 A JP 10720385A JP 10720385 A JP10720385 A JP 10720385A JP S61264451 A JPS61264451 A JP S61264451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１個のメモリを中央制御装置、ＤＭＡコン
トローラからアクセスする場合のメモリ切替制御方式に
関するものである。
トローラからアクセスする場合のメモリ切替制御方式に
関するものである。
従来、この種に類似するメモリ切替制御方法としては、
例えば特願昭５６−１８６００５号に示された１個のメ
モリに対して２個の中央制御装置からアクセスする場合
のものかあシ、その−例を第２図に示す。同図において
、１ａは中央制御装置（以後ＣＰＵと呼ぶ）■、１ｂは
ＣＰＵ■である。４はメモリ切替制御部であｐ、ＣＰＵ
■１ａからのメモリリクエスト信号５１ 、ＣＰＵ■１
ａからのメモリコントロール信号５２ 、ＣＰＵ■１ｂ
からのメモリリクエスト信号５３、ＣＰＵ■１ｂからの
メモリコントロール信号５４を受ける、メモリ切替判別
部４ａと、ＣＰＵ■アドレス・データ選択部４ａと、Ｃ
ＰＵ■アドレス・データ選択部４Ｃと、リプライ信号７
０を作成するリプライ回路４ｄとから構成されている。
例えば特願昭５６−１８６００５号に示された１個のメ
モリに対して２個の中央制御装置からアクセスする場合
のものかあシ、その−例を第２図に示す。同図において
、１ａは中央制御装置（以後ＣＰＵと呼ぶ）■、１ｂは
ＣＰＵ■である。４はメモリ切替制御部であｐ、ＣＰＵ
■１ａからのメモリリクエスト信号５１ 、ＣＰＵ■１
ａからのメモリコントロール信号５２ 、ＣＰＵ■１ｂ
からのメモリリクエスト信号５３、ＣＰＵ■１ｂからの
メモリコントロール信号５４を受ける、メモリ切替判別
部４ａと、ＣＰＵ■アドレス・データ選択部４ａと、Ｃ
ＰＵ■アドレス・データ選択部４Ｃと、リプライ信号７
０を作成するリプライ回路４ｄとから構成されている。
５はコントロールゲートであシ、選択信号５６により制
御される。６はアドレスゲート、Ｔはデータゲートでア
シ、ともに選択信号５５により制御される。８はメモリ
である。９はコントロールゲートであシ、選択信号５８
で制御される。１０はアドレスゲート、１１はデータゲ
ートであシ、ともに選択信号５Ｔで制御される。次に、
６１．８１は各々ＣＰＵ（１） 、■［ａ、１ｂのコン
トロール信号、６２，８２は各々ＣＰＵ■、■１ａ。
御される。６はアドレスゲート、Ｔはデータゲートでア
シ、ともに選択信号５５により制御される。８はメモリ
である。９はコントロールゲートであシ、選択信号５８
で制御される。１０はアドレスゲート、１１はデータゲ
ートであシ、ともに選択信号５Ｔで制御される。次に、
６１．８１は各々ＣＰＵ（１） 、■［ａ、１ｂのコン
トロール信号、６２，８２は各々ＣＰＵ■、■１ａ。
１ｂのアドレス信号、６３，８３は各々ＣＰＵ■。
■１ｍ、１ｂのデータ信号である。６Ｔはメモリコント
ロール信号、６８はメモリアドレス信号、６９はメモリ
データ信号であシ、メモリ８に入力される。
ロール信号、６８はメモリアドレス信号、６９はメモリ
データ信号であシ、メモリ８に入力される。
次に動作について説明する。メモリ切替判別部４＆は、
ＣＰＵ■１ｓ１．■１ｂいずれか秒のアクセスであるか
を判別し、ＣＰＵ■１ａからのアクセスであれば選択信
号５５を有意に、選択信号５Ｔを無意にし、逆にＣＰＵ
■１ｂからのアクセスであれば選択信号５Ｔを有意に、
選択信号５５を無意にする。またＣＰＵ■１＆及びＣＰ
Ｕ■２ａから同時にアクセスがあった時には、あらかじ
め定めた順位に従い、一方を選択し、他方を待機させる
。ＣＰＵ■アドレス・データ選択部４ｂ、ＣＰＵ■アド
レス・データ選択部４Ｃはともに入力信号が有意の時に
クロック同期を行い、有意な出力信号を出す。
ＣＰＵ■１ｓ１．■１ｂいずれか秒のアクセスであるか
を判別し、ＣＰＵ■１ａからのアクセスであれば選択信
号５５を有意に、選択信号５Ｔを無意にし、逆にＣＰＵ
■１ｂからのアクセスであれば選択信号５Ｔを有意に、
選択信号５５を無意にする。またＣＰＵ■１＆及びＣＰ
Ｕ■２ａから同時にアクセスがあった時には、あらかじ
め定めた順位に従い、一方を選択し、他方を待機させる
。ＣＰＵ■アドレス・データ選択部４ｂ、ＣＰＵ■アド
レス・データ選択部４Ｃはともに入力信号が有意の時に
クロック同期を行い、有意な出力信号を出す。
まず−例としてＣＰＵ■１ａからメモリ８に対してアク
セスを行い、メモリリクエスト信号５１、メモリコント
ロール信号５２が有意になった場合を示す。この時にメ
モリ切替判別部ＪａＫ＞いてＣＰＵ■１ａからのアクセ
スであることを判別し、選択信号５５を有意、選択信号
５７を無意にする。
セスを行い、メモリリクエスト信号５１、メモリコント
ロール信号５２が有意になった場合を示す。この時にメ
モリ切替判別部ＪａＫ＞いてＣＰＵ■１ａからのアクセ
スであることを判別し、選択信号５５を有意、選択信号
５７を無意にする。
この結果アドレス信号６２、データ信号６３は各々アド
レスゲート６、データゲー）７を通過することが可能と
なυ、メモリアドレス信号６８、メモリデータ信号６９
となってメモリ８が選択され、データの入出力が可能に
なる。選択信号５５の入力によ＃）ＣＰＵ■アドレス・
データ選択部４ｂは選択信号５６を発行し、その結果コ
ントロール信号６１はコントロールゲート５を通過可能
となシ、メモリコントロール信号６７となってメモリ８
のデータの入出力を管理する。一方、選択信号５Ｔは無
意なので選択信号５８も無意とな夛、コントロールゲー
ト９、アドレスゲート１０、データゲート１１は閉じて
いる。以上の動作よ、９０ＰＵ■１ａとメモリ８間でデ
ータ転送が行なわれる。またメモリコントロール信号６
Ｔはリプライ回路４ｄにて一定時間後にリプライ信号７
０を発行し、ＣＰＵ■１ａのバスサイクルを終了する。
レスゲート６、データゲー）７を通過することが可能と
なυ、メモリアドレス信号６８、メモリデータ信号６９
となってメモリ８が選択され、データの入出力が可能に
なる。選択信号５５の入力によ＃）ＣＰＵ■アドレス・
データ選択部４ｂは選択信号５６を発行し、その結果コ
ントロール信号６１はコントロールゲート５を通過可能
となシ、メモリコントロール信号６７となってメモリ８
のデータの入出力を管理する。一方、選択信号５Ｔは無
意なので選択信号５８も無意とな夛、コントロールゲー
ト９、アドレスゲート１０、データゲート１１は閉じて
いる。以上の動作よ、９０ＰＵ■１ａとメモリ８間でデ
ータ転送が行なわれる。またメモリコントロール信号６
Ｔはリプライ回路４ｄにて一定時間後にリプライ信号７
０を発行し、ＣＰＵ■１ａのバスサイクルを終了する。
次に、ＣＰＵ■１＆とＣＰＵ■１ｂから同時にメモリ８
に対するアクセス要求があシ、メモリリクエスト信号５
１，５３、メモリコントロール信号５２゜５４が有意に
なった場合について説明する。この時はメモリ切替判別
部４ａで一方を選択し、他方を待機させる。−例として
ＣＰＵ■１ａが選択されたとすると、Ｃ’ＰＵ■１ｂの
処理要求は待機となる。
に対するアクセス要求があシ、メモリリクエスト信号５
１，５３、メモリコントロール信号５２゜５４が有意に
なった場合について説明する。この時はメモリ切替判別
部４ａで一方を選択し、他方を待機させる。−例として
ＣＰＵ■１ａが選択されたとすると、Ｃ’ＰＵ■１ｂの
処理要求は待機となる。
ＣＰＵ■１＆の処理が終了し、メモリリクエスト信号５
１、メモリコントロール信号５２が無意になったのをメ
モリ切替判別部４＆が確認した後、ＣＰＵ■１ｂの処理
要求を受けつけ、選択信号５７を有意にして上述の処理
と同様な動作を開始する。
１、メモリコントロール信号５２が無意になったのをメ
モリ切替判別部４＆が確認した後、ＣＰＵ■１ｂの処理
要求を受けつけ、選択信号５７を有意にして上述の処理
と同様な動作を開始する。
このように１従来のメモリ切替制御は２つのＣＰＵから
のメモリリクエスト信号、メモリコントロール信号によ
ってメモリへのアクセスの選択を行えるが、１方のＣＰ
ＵをＤＭＡコントローラに置き換えた場合にＤＭＡコン
トローラからのアクセスはＣＰＵとは異なるため、この
アクセス方法を得る必要があシ、信号としてＤＭＡコン
トローラからのコントロール信号、アドレス信号、及び
入出力装置からのデータ信号に応じてゲートの制御をし
なければならな込という問題点があった。
のメモリリクエスト信号、メモリコントロール信号によ
ってメモリへのアクセスの選択を行えるが、１方のＣＰ
ＵをＤＭＡコントローラに置き換えた場合にＤＭＡコン
トローラからのアクセスはＣＰＵとは異なるため、この
アクセス方法を得る必要があシ、信号としてＤＭＡコン
トローラからのコントロール信号、アドレス信号、及び
入出力装置からのデータ信号に応じてゲートの制御をし
なければならな込という問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＣＰＵとＤＭＡコントローラから１個のメモ
リをアクセス制御することの可能なメモリ切替制御方式
を得ることを目的とする。
たもので、ＣＰＵとＤＭＡコントローラから１個のメモ
リをアクセス制御することの可能なメモリ切替制御方式
を得ることを目的とする。
この発明に係るメモリ切替制御方式は、ＤＭＡコントロ
ーラからのメモリリクエスト信号であるホールドリクエ
スト信号とＣＰＵのメモリリクエスト信号をメモリ切替
判別部で判別し、その結果に基づいてホールドアクノリ
ッジ信号をＤＭＡコントローラに返し、ＤＭＡコントロ
ーラからコントロール信号を出力し、コントロールゲー
ト、アドレスゲート、データゲートを開閉するようにし
たものである。
ーラからのメモリリクエスト信号であるホールドリクエ
スト信号とＣＰＵのメモリリクエスト信号をメモリ切替
判別部で判別し、その結果に基づいてホールドアクノリ
ッジ信号をＤＭＡコントローラに返し、ＤＭＡコントロ
ーラからコントロール信号を出力し、コントロールゲー
ト、アドレスゲート、データゲートを開閉するようにし
たものである。
この発明におけるメモリ切替制御方式は、ＤＭＡコント
ローラのコントロール信号を利用することによｆｉ、Ｃ
ＰＵとＤＭＡコントローラからのメモリに対するアクセ
ス切替が可能となる。
ローラのコントロール信号を利用することによｆｉ、Ｃ
ＰＵとＤＭＡコントローラからのメモリに対するアクセ
ス切替が可能となる。
以下、この発明の一実施例について説明する。
第１図において第２図と同一符号のものは全く同一のも
のである。第１図において、１は中央制御装置（以下Ｃ
ＰＵと呼ぶ）、２はＤＭＡコントローラ、３は入出力装
置、４ｅはＣＰＵアドレス・データ選択部、４ｆはＤＭ
Ａアドレス・データ選択部である。
のである。第１図において、１は中央制御装置（以下Ｃ
ＰＵと呼ぶ）、２はＤＭＡコントローラ、３は入出力装
置、４ｅはＣＰＵアドレス・データ選択部、４ｆはＤＭ
Ａアドレス・データ選択部である。
６４．６５は各々ＤＭＡコントローラ２からのコントロ
ール信号、アドレス信号であシ、６６は入出力装置３の
データ信号である。７１はホールドリクエスト信号であ
夛、メモリ切替判別部４ａに入力される。Ｔ２はホール
ドアクノリッジ信号であ、り、ＤＭＡアドレス・データ
選択部４ｆから出力される。Ｔ３はゲートのコントロー
ル信号であシ、ＤＭＡコントローラ２が動作中にコント
ロールゲート５、アドレスゲート６、データゲート７を
閉じると共に、ＮＯＴゲート１２を介してコントロール
ゲート９、アドレスゲート１０．データゲート１１は開
ける作用を行い、逆にＤＭＡコントローラ２が非動作時
にはコントロールゲート５、アドレスゲート６、データ
ゲート７を開け、コントロールゲート９、アドレスゲー
ト１０、データゲート１１を閉じる。７４はＣＰＵ１が
選択された時に有意になる選択信号、７５はＤＭＡコン
トローラ２が選択され死時に有意になる選択信号である
。
ール信号、アドレス信号であシ、６６は入出力装置３の
データ信号である。７１はホールドリクエスト信号であ
夛、メモリ切替判別部４ａに入力される。Ｔ２はホール
ドアクノリッジ信号であ、り、ＤＭＡアドレス・データ
選択部４ｆから出力される。Ｔ３はゲートのコントロー
ル信号であシ、ＤＭＡコントローラ２が動作中にコント
ロールゲート５、アドレスゲート６、データゲート７を
閉じると共に、ＮＯＴゲート１２を介してコントロール
ゲート９、アドレスゲート１０．データゲート１１は開
ける作用を行い、逆にＤＭＡコントローラ２が非動作時
にはコントロールゲート５、アドレスゲート６、データ
ゲート７を開け、コントロールゲート９、アドレスゲー
ト１０、データゲート１１を閉じる。７４はＣＰＵ１が
選択された時に有意になる選択信号、７５はＤＭＡコン
トローラ２が選択され死時に有意になる選択信号である
。
次に動作について説明する。まずＤＭＡコントローラ２
がＤＭＡ動作の要求を受けてホールドリクエスト信号７
１を出した場合について示す。ホールドリクエスト信号
７１の入力によりメモリ切替判別部４ａにおいてＤＭＡ
コントローラ２が選択され、選択信号Ｔ５が有意になる
。選択信号Ｔ５はＤＭＡアドレス・データ選択部４ｆで
クロック同期を行って選択信号を出し、ホールドアクノ
リッジ信号Ｔ２としてＤＭＡコントローラ２に入力され
る。ＤＭＡコントローラ２はその信号を受けてＤＭＡ動
作を開始し、コントロール信号７３を発行してＣＰＵ１
からのコントロール信号６１、アドレス信号６２、デー
タ信号６３に対するゲートであるコントロールゲート５
、アドレスゲート６、データゲート７を閉じ、逆にコン
トロールゲート９、アドレスゲ−）１０、データゲート
１１を開ける。この結果、アドレス信号６５、データ信
号６６は各々メモリアドレス信号６８、メモリデータ信
号６９となってメモリ８が選択されてデータ転送が可能
になシ、コントロール信号６４ｔｆメモリコントロール
信号６Ｔとなって、その信号の管理下でメモリ８と入出
力装置３との間のデータ転送が行われる。
がＤＭＡ動作の要求を受けてホールドリクエスト信号７
１を出した場合について示す。ホールドリクエスト信号
７１の入力によりメモリ切替判別部４ａにおいてＤＭＡ
コントローラ２が選択され、選択信号Ｔ５が有意になる
。選択信号Ｔ５はＤＭＡアドレス・データ選択部４ｆで
クロック同期を行って選択信号を出し、ホールドアクノ
リッジ信号Ｔ２としてＤＭＡコントローラ２に入力され
る。ＤＭＡコントローラ２はその信号を受けてＤＭＡ動
作を開始し、コントロール信号７３を発行してＣＰＵ１
からのコントロール信号６１、アドレス信号６２、デー
タ信号６３に対するゲートであるコントロールゲート５
、アドレスゲート６、データゲート７を閉じ、逆にコン
トロールゲート９、アドレスゲ−）１０、データゲート
１１を開ける。この結果、アドレス信号６５、データ信
号６６は各々メモリアドレス信号６８、メモリデータ信
号６９となってメモリ８が選択されてデータ転送が可能
になシ、コントロール信号６４ｔｆメモリコントロール
信号６Ｔとなって、その信号の管理下でメモリ８と入出
力装置３との間のデータ転送が行われる。
次にＣＰＵ１からのメモリアクセス要求があシ、メモリ
リクエスト信号５１、メモリコントロール信号５２が有
意になった場合を示す。このとき、メモリ切替判別部４
ａにおいてＣＰＵ １が選択される。このことにより選
択信号Ｔ５が無意となシ、ＤＭＡアドレス・データ選択
部４ｃは動作せず、ホールドアクノリッジ信号Ｔ２は無
意となる。このためＤＭＡコントローラ２は動作せず、
コントロール信号７３によりコントロールゲート５、ア
ドレスゲート６、データゲートＴが開となシ、コントロ
ールゲート９、アドレスゲート１ｏ１データゲート１１
が閉となる。この結果、ＣＰＵ１からのアドレス信号６
２、データ信号６３は各々メモリアドレス信号６８、メ
モリデータ信号６９となってメモリ８が選択され、また
コントロール信号６１はメモリコントロール信号６７と
なってその信号の管理下でメモリ８とＣＰＵ１との間の
データ転送。
リクエスト信号５１、メモリコントロール信号５２が有
意になった場合を示す。このとき、メモリ切替判別部４
ａにおいてＣＰＵ １が選択される。このことにより選
択信号Ｔ５が無意となシ、ＤＭＡアドレス・データ選択
部４ｃは動作せず、ホールドアクノリッジ信号Ｔ２は無
意となる。このためＤＭＡコントローラ２は動作せず、
コントロール信号７３によりコントロールゲート５、ア
ドレスゲート６、データゲートＴが開となシ、コントロ
ールゲート９、アドレスゲート１ｏ１データゲート１１
が閉となる。この結果、ＣＰＵ１からのアドレス信号６
２、データ信号６３は各々メモリアドレス信号６８、メ
モリデータ信号６９となってメモリ８が選択され、また
コントロール信号６１はメモリコントロール信号６７と
なってその信号の管理下でメモリ８とＣＰＵ１との間の
データ転送。
が行われる。このとき、リプライ回路４ｄにて一定時間
後にリプライ信号７０をＣＰＵ １に返し、バスサイク
ルを終了する。
後にリプライ信号７０をＣＰＵ １に返し、バスサイク
ルを終了する。
またメモリ切替判別部４＆では、ＣＰＵ１からのメモリ
アクセス要求であるメモリリクエスト信号５１、メモリ
コントロール信号５２！：ＤＭＡコントローラ２からの
ホールドリクエスト信号Ｔ１の同時入力に対してあらか
じめ定められた頴位で優先選択する方を決定してその選
択信号Ｔ４あるいは７５を有意にする。
アクセス要求であるメモリリクエスト信号５１、メモリ
コントロール信号５２！：ＤＭＡコントローラ２からの
ホールドリクエスト信号Ｔ１の同時入力に対してあらか
じめ定められた頴位で優先選択する方を決定してその選
択信号Ｔ４あるいは７５を有意にする。
以上のように、この発明によれば、メモリ切替制御部の
判別結果に基づき、ＤＭＡコントローラにホールドアク
ノリッジ信号を送り、このＤＭＡコントローラの信号に
よって入出力装置及び中央制御装置に対応するゲートを
開閉するようにしたので１１つのメモリに対するＣＰＵ
とＤＭＡコントローラからのアクセス要求に対して容易
にメモリ切替制御が可能表メモリ切替制御方式が得られ
る効果があ
判別結果に基づき、ＤＭＡコントローラにホールドアク
ノリッジ信号を送り、このＤＭＡコントローラの信号に
よって入出力装置及び中央制御装置に対応するゲートを
開閉するようにしたので１１つのメモリに対するＣＰＵ
とＤＭＡコントローラからのアクセス要求に対して容易
にメモリ切替制御が可能表メモリ切替制御方式が得られ
る効果があ
第１図はこの発明の一実施例によるメモリ切替制御の構
成図、第２図は従来のメモリ切替制御の構成図である。 図において、１はＣＰＵ （中央制御装置）、２はＤＭ
Ａコントローラ、３は入出力装置、５，９はコントロー
ルゲート（ゲート）、６．１０はアドレスゲート（ゲー
ト）、Ｔ、１１はデータゲート（ゲー））、８はメモリ
、７２はホールドアクノリッジ信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
成図、第２図は従来のメモリ切替制御の構成図である。 図において、１はＣＰＵ （中央制御装置）、２はＤＭ
Ａコントローラ、３は入出力装置、５，９はコントロー
ルゲート（ゲート）、６．１０はアドレスゲート（ゲー
ト）、Ｔ、１１はデータゲート（ゲー））、８はメモリ
、７２はホールドアクノリッジ信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）中央制御装置及びＤＭＡコントローラからのメモ
リリクエスト信号により該中央制御装置、あるいは入出
力装置から夫々に対応するゲートを介して１個のメモリ
に対し、切換可能にデータ転送を行なうメモリ切替制御
方式において、前記メモリリクエスト信号を受けた時、
該メモリリクエスト信号が前記中央制御装置からのもの
であるか、またはＤＭＡコントローラのものであるかを
、メモリ切替制御部で判別し、この結果により選択信号
をホールドアクノリッジ信号として前記ＤＭＡコントロ
ーラに返送し、そののち前記ＤＭＡコントローラからの
コントロール信号によつて前記中央制御装置に対応する
前記ゲートを開くとともに入出力装置に対応するゲート
を閉じ、前記メモリにデータ転送を行なうようにしたこ
とを特徴とするメモリ切替制御方式。 - （２）前記中央制御装置及びＤＭＡコントローラからの
メモリリクエスト信号を同時に受けた時、所定の順位に
より優先選択するようにしたことを特徴とする特許請求
の範囲第１項記載のメモリ切替制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720385A JPS61264451A (ja) | 1985-05-20 | 1985-05-20 | メモリ切替制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10720385A JPS61264451A (ja) | 1985-05-20 | 1985-05-20 | メモリ切替制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264451A true JPS61264451A (ja) | 1986-11-22 |
Family
ID=14453092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10720385A Pending JPS61264451A (ja) | 1985-05-20 | 1985-05-20 | メモリ切替制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264451A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04545A (ja) * | 1990-04-17 | 1992-01-06 | Yamaha Corp | 通信制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523550A (en) * | 1978-08-04 | 1980-02-20 | Matsushita Electric Works Ltd | Interface system |
| JPS56168256A (en) * | 1980-05-30 | 1981-12-24 | Nec Corp | Data processor |
-
1985
- 1985-05-20 JP JP10720385A patent/JPS61264451A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5523550A (en) * | 1978-08-04 | 1980-02-20 | Matsushita Electric Works Ltd | Interface system |
| JPS56168256A (en) * | 1980-05-30 | 1981-12-24 | Nec Corp | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04545A (ja) * | 1990-04-17 | 1992-01-06 | Yamaha Corp | 通信制御回路 |
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